git.gag.com Git - fw/altos/blob - src/stm/ao_timer.c

   1 /*
   2  * Copyright © 2012 Keith Packard <keithp@keithp.com>
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; version 2 of the License.
   7  *
   8  * This program is distributed in the hope that it will be useful, but
   9  * WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  11  * General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along
  14  * with this program; if not, write to the Free Software Foundation, Inc.,
  15  * 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  16  */
  17
  18 #include "ao.h"
  19 #include <ao_task.h>
  20 #if HAS_FAKE_FLIGHT
  21 #include <ao_fake_flight.h>
  22 #endif
  23
  24 #ifndef HAS_TICK
  25 #define HAS_TICK 1
  26 #endif
  27
  28 #if HAS_TICK
  29 volatile AO_TICK_TYPE ao_tick_count;
  30
  31 AO_TICK_TYPE
  32 ao_time(void)
  33 {
  34         return ao_tick_count;
  35 }
  36
  37 #if AO_DATA_ALL
  38 volatile __data uint8_t ao_data_interval = 1;
  39 volatile __data uint8_t ao_data_count;
  40 #endif
  41
  42 void stm_systick_isr(void)
  43 {
  44         if (stm_systick.csr & (1 << STM_SYSTICK_CSR_COUNTFLAG)) {
  45                 ++ao_tick_count;
  46 #if HAS_TASK_QUEUE
  47                 if (ao_task_alarm_tick && (int16_t) (ao_tick_count - ao_task_alarm_tick) >= 0)
  48                         ao_task_check_alarm((uint16_t) ao_tick_count);
  49 #endif
  50 #if AO_DATA_ALL
  51                 if (++ao_data_count == ao_data_interval) {
  52                         ao_data_count = 0;
  53 #if HAS_FAKE_FLIGHT
  54                         if (ao_fake_flight_active)
  55                                 ao_fake_flight_poll();
  56                         else
  57 #endif
  58                                 ao_adc_poll();
  59 #if (AO_DATA_ALL & ~(AO_DATA_ADC))
  60                         ao_wakeup((void *) &ao_data_count);
  61 #endif
  62                 }
  63 #endif
  64 #ifdef AO_TIMER_HOOK
  65                 AO_TIMER_HOOK;
  66 #endif
  67         }
  68 }
  69
  70 #if HAS_ADC
  71 void
  72 ao_timer_set_adc_interval(uint8_t interval)
  73 {
  74         ao_arch_critical(
  75                 ao_data_interval = interval;
  76                 ao_data_count = 0;
  77                 );
  78 }
  79 #endif
  80
  81 #define SYSTICK_RELOAD (AO_SYSTICK / 100 - 1)
  82
  83 void
  84 ao_timer_init(void)
  85 {
  86         stm_systick.rvr = SYSTICK_RELOAD;
  87         stm_systick.cvr = 0;
  88         stm_systick.csr = ((1 << STM_SYSTICK_CSR_ENABLE) |
  89                            (1 << STM_SYSTICK_CSR_TICKINT) |
  90                            (STM_SYSTICK_CSR_CLKSOURCE_HCLK_8 << STM_SYSTICK_CSR_CLKSOURCE));
  91 }
  92
  93 #endif
  94
  95 void
  96 ao_clock_init(void)
  97 {
  98         uint32_t        cfgr;
  99         uint32_t        cr;
 100
 101         /* Switch to MSI while messing about */
 102         stm_rcc.cr |= (1 << STM_RCC_CR_MSION);
 103         while (!(stm_rcc.cr & (1 << STM_RCC_CR_MSIRDY)))
 104                 ao_arch_nop();
 105
 106         stm_rcc.cfgr = (stm_rcc.cfgr & ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW)) |
 107                 (STM_RCC_CFGR_SW_MSI << STM_RCC_CFGR_SW);
 108
 109         /* wait for system to switch to MSI */
 110         while ((stm_rcc.cfgr & (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS)) !=
 111                (STM_RCC_CFGR_SWS_MSI << STM_RCC_CFGR_SWS))
 112                 ao_arch_nop();
 113
 114         /* reset SW, HPRE, PPRE1, PPRE2, MCOSEL and MCOPRE */
 115         stm_rcc.cfgr &= (uint32_t)0x88FFC00C;
 116
 117         /* reset HSION, HSEON, CSSON and PLLON bits */
 118         stm_rcc.cr &= 0xeefefffe;
 119
 120         /* reset PLLSRC, PLLMUL and PLLDIV bits */
 121         stm_rcc.cfgr &= 0xff02ffff;
 122
 123         /* Disable all interrupts */
 124         stm_rcc.cir = 0;
 125
 126 #if AO_HSE
 127 #if AO_HSE_BYPASS
 128         stm_rcc.cr |= (1 << STM_RCC_CR_HSEBYP);
 129 #else
 130         stm_rcc.cr &= ~(1 << STM_RCC_CR_HSEBYP);
 131 #endif
 132         /* Enable HSE clock */
 133         stm_rcc.cr |= (1 << STM_RCC_CR_HSEON);
 134         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSERDY)))
 135                 asm("nop");
 136
 137 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSE << STM_RCC_CFGR_SWS)
 138 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSE)
 139 #define STM_PLLSRC                              AO_HSE
 140 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (1 << STM_RCC_CFGR_PLLSRC)
 141 #else
 142 #define STM_HSI                                 16000000
 143 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS)
 144 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSI)
 145 #define STM_PLLSRC                              STM_HSI
 146 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (0 << STM_RCC_CFGR_PLLSRC)
 147 #endif
 148
 149 #if !AO_HSE || HAS_ADC
 150         /* Enable HSI RC clock 16MHz */
 151         stm_rcc.cr |= (1 << STM_RCC_CR_HSION);
 152         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY)))
 153                 asm("nop");
 154 #endif
 155
 156         /* Set flash latency to tolerate 32MHz SYSCLK  -> 1 wait state */
 157
 158         /* Enable 64-bit access and prefetch */
 159         stm_flash.acr |= (1 << STM_FLASH_ACR_ACC64);
 160         stm_flash.acr |= (1 << STM_FLASH_ACR_PRFEN);
 161
 162         /* Enable 1 wait state so the CPU can run at 32MHz */
 163         stm_flash.acr |= (1 << STM_FLASH_ACR_LATENCY);
 164
 165         /* Enable power interface clock */
 166         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_PWREN);
 167
 168         /* Set voltage range to 1.8V */
 169
 170         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 171         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 172                 asm("nop");
 173
 174         /* Configure voltage scaling range */
 175         cr = stm_pwr.cr;
 176         cr &= ~(STM_PWR_CR_VOS_MASK << STM_PWR_CR_VOS);
 177         cr |= (STM_PWR_CR_VOS_1_8 << STM_PWR_CR_VOS);
 178         stm_pwr.cr = cr;
 179
 180         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 181         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 182                 asm("nop");
 183
 184         /* HCLK to 16MHz -> AHB prescaler = /1 */
 185         cfgr = stm_rcc.cfgr;
 186         cfgr &= ~(STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE);
 187         cfgr |= (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE);
 188         stm_rcc.cfgr = cfgr;
 189         while ((stm_rcc.cfgr & (STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE)) !=
 190                (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE))
 191                 asm ("nop");
 192
 193         /* APB1 Prescaler = AO_APB1_PRESCALER */
 194         cfgr = stm_rcc.cfgr;
 195         cfgr &= ~(STM_RCC_CFGR_PPRE1_MASK << STM_RCC_CFGR_PPRE1);
 196         cfgr |= (AO_RCC_CFGR_PPRE1_DIV << STM_RCC_CFGR_PPRE1);
 197         stm_rcc.cfgr = cfgr;
 198
 199         /* APB2 Prescaler = AO_APB2_PRESCALER */
 200         cfgr = stm_rcc.cfgr;
 201         cfgr &= ~(STM_RCC_CFGR_PPRE2_MASK << STM_RCC_CFGR_PPRE2);
 202         cfgr |= (AO_RCC_CFGR_PPRE2_DIV << STM_RCC_CFGR_PPRE2);
 203         stm_rcc.cfgr = cfgr;
 204
 205         /* Disable the PLL */
 206         stm_rcc.cr &= ~(1 << STM_RCC_CR_PLLON);
 207         while (stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY))
 208                 asm("nop");
 209
 210         /* PLLVCO to 96MHz (for USB) -> PLLMUL = 6, PLLDIV = 4 */
 211         cfgr = stm_rcc.cfgr;
 212         cfgr &= ~(STM_RCC_CFGR_PLLMUL_MASK << STM_RCC_CFGR_PLLMUL);
 213         cfgr &= ~(STM_RCC_CFGR_PLLDIV_MASK << STM_RCC_CFGR_PLLDIV);
 214
 215         cfgr |= (AO_RCC_CFGR_PLLMUL << STM_RCC_CFGR_PLLMUL);
 216         cfgr |= (AO_RCC_CFGR_PLLDIV << STM_RCC_CFGR_PLLDIV);
 217
 218         /* PLL source */
 219         cfgr &= ~(1 << STM_RCC_CFGR_PLLSRC);
 220         cfgr |= STM_RCC_CFGR_PLLSRC_TARGET_CLOCK;
 221
 222         stm_rcc.cfgr = cfgr;
 223
 224         /* Enable the PLL and wait for it */
 225         stm_rcc.cr |= (1 << STM_RCC_CR_PLLON);
 226         while (!(stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY)))
 227                 asm("nop");
 228
 229         /* Switch to the PLL for the system clock */
 230
 231         cfgr = stm_rcc.cfgr;
 232         cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 233         cfgr |= (STM_RCC_CFGR_SW_PLL << STM_RCC_CFGR_SW);
 234         stm_rcc.cfgr = cfgr;
 235         for (;;) {
 236                 uint32_t        c, part, mask, val;
 237
 238                 c = stm_rcc.cfgr;
 239                 mask = (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS);
 240                 val = (STM_RCC_CFGR_SWS_PLL << STM_RCC_CFGR_SWS);
 241                 part = c & mask;
 242                 if (part == val)
 243                         break;
 244         }
 245
 246 #if 0
 247         stm_rcc.apb2rstr = 0xffff;
 248         stm_rcc.apb1rstr = 0xffff;
 249         stm_rcc.ahbrstr = 0x3f;
 250         stm_rcc.ahbenr = (1 << STM_RCC_AHBENR_FLITFEN);
 251         stm_rcc.apb2enr = 0;
 252         stm_rcc.apb1enr = 0;
 253         stm_rcc.ahbrstr = 0;
 254         stm_rcc.apb1rstr = 0;
 255         stm_rcc.apb2rstr = 0;
 256 #endif
 257
 258         /* Clear reset flags */
 259         stm_rcc.csr |= (1 << STM_RCC_CSR_RMVF);
 260
 261
 262 #if DEBUG_THE_CLOCK
 263         /* Output SYSCLK on PA8 for measurments */
 264
 265         stm_rcc.ahbenr |= (1 << STM_RCC_AHBENR_GPIOAEN);
 266
 267         stm_afr_set(&stm_gpioa, 8, STM_AFR_AF0);
 268         stm_moder_set(&stm_gpioa, 8, STM_MODER_ALTERNATE);
 269         stm_ospeedr_set(&stm_gpioa, 8, STM_OSPEEDR_40MHz);
 270
 271         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOPRE_DIV_1 << STM_RCC_CFGR_MCOPRE);
 272         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOSEL_HSE << STM_RCC_CFGR_MCOSEL);
 273 #endif
 274 }