git.gag.com Git - fw/altos/blob - src/stm/ao_timer.c

   1 /*
   2  * Copyright © 2012 Keith Packard <keithp@keithp.com>
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; either version 2 of the License, or
   7  * (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but
  10  * WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  12  * General Public License for more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along
  15  * with this program; if not, write to the Free Software Foundation, Inc.,
  16  * 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  17  */
  18
  19 #include "ao.h"
  20 #include <ao_task.h>
  21 #if HAS_FAKE_FLIGHT
  22 #include <ao_fake_flight.h>
  23 #endif
  24
  25 #ifndef HAS_TICK
  26 #define HAS_TICK 1
  27 #endif
  28
  29 #if HAS_TICK || defined(AO_TIMER_HOOK)
  30
  31 #if HAS_TICK
  32 volatile AO_TICK_TYPE ao_tick_count;
  33
  34 AO_TICK_TYPE
  35 ao_time(void)
  36 {
  37         return ao_tick_count;
  38 }
  39
  40 uint64_t
  41 ao_time_ns(void)
  42 {
  43         AO_TICK_TYPE    before, after;
  44         uint32_t        cvr;
  45
  46         do {
  47                 before = ao_tick_count;
  48                 cvr = stm_systick.cvr;
  49                 after = ao_tick_count;
  50         } while (before != after);
  51
  52         return (uint64_t) after * (1000000000ULL / AO_HERTZ) +
  53                 (uint64_t) cvr * (1000000000ULL / AO_SYSTICK);
  54 }
  55
  56 #endif
  57
  58 #if AO_DATA_ALL
  59 volatile uint8_t        ao_data_interval = 1;
  60 volatile uint8_t        ao_data_count;
  61 #endif
  62
  63 void stm_systick_isr(void)
  64 {
  65         ao_validate_cur_stack();
  66         if (stm_systick.csr & (1 << STM_SYSTICK_CSR_COUNTFLAG)) {
  67 #if HAS_TICK
  68                 ++ao_tick_count;
  69 #endif
  70                 ao_task_check_alarm();
  71 #if AO_DATA_ALL
  72                 if (++ao_data_count == ao_data_interval && ao_data_interval) {
  73                         ao_data_count = 0;
  74 #if HAS_FAKE_FLIGHT
  75                         if (ao_fake_flight_active)
  76                                 ao_fake_flight_poll();
  77                         else
  78 #endif
  79                                 ao_adc_poll();
  80 #if (AO_DATA_ALL & ~(AO_DATA_ADC))
  81                         ao_wakeup((void *) &ao_data_count);
  82 #endif
  83                 }
  84 #endif
  85 #ifdef AO_TIMER_HOOK
  86                 AO_TIMER_HOOK;
  87 #endif
  88         }
  89 }
  90
  91 #if HAS_ADC
  92 void
  93 ao_timer_set_adc_interval(uint8_t interval)
  94 {
  95         ao_arch_critical(
  96                 ao_data_interval = interval;
  97                 ao_data_count = 0;
  98                 );
  99 }
 100 #endif
 101
 102 #define SYSTICK_RELOAD (AO_SYSTICK / 100 - 1)
 103
 104 void
 105 ao_timer_init(void)
 106 {
 107         stm_systick.rvr = SYSTICK_RELOAD;
 108         stm_systick.cvr = 0;
 109         stm_systick.csr = ((1 << STM_SYSTICK_CSR_ENABLE) |
 110                            (1 << STM_SYSTICK_CSR_TICKINT) |
 111                            (STM_SYSTICK_CSR_CLKSOURCE_HCLK_8 << STM_SYSTICK_CSR_CLKSOURCE));
 112         stm_nvic.shpr15_12 |= (uint32_t) AO_STM_NVIC_CLOCK_PRIORITY << 24;
 113 }
 114
 115 #endif
 116
 117 void
 118 ao_clock_init(void)
 119 {
 120         uint32_t        cfgr;
 121         uint32_t        cr;
 122
 123         /* Switch to MSI while messing about */
 124         stm_rcc.cr |= (1 << STM_RCC_CR_MSION);
 125         while (!(stm_rcc.cr & (1 << STM_RCC_CR_MSIRDY)))
 126                 ao_arch_nop();
 127
 128         stm_rcc.cfgr = (stm_rcc.cfgr & ~(uint32_t) (STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW)) |
 129                 (STM_RCC_CFGR_SW_MSI << STM_RCC_CFGR_SW);
 130
 131         /* wait for system to switch to MSI */
 132         while ((stm_rcc.cfgr & (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS)) !=
 133                (STM_RCC_CFGR_SWS_MSI << STM_RCC_CFGR_SWS))
 134                 ao_arch_nop();
 135
 136         /* reset SW, HPRE, PPRE1, PPRE2, MCOSEL and MCOPRE */
 137         stm_rcc.cfgr &= (uint32_t)0x88FFC00C;
 138
 139         /* reset HSION, HSEON, CSSON and PLLON bits */
 140         stm_rcc.cr &= 0xeefefffe;
 141
 142         /* reset PLLSRC, PLLMUL and PLLDIV bits */
 143         stm_rcc.cfgr &= 0xff02ffff;
 144
 145         /* Disable all interrupts */
 146         stm_rcc.cir = 0;
 147
 148 #if AO_HSE
 149 #if AO_HSE_BYPASS
 150         stm_rcc.cr |= (1 << STM_RCC_CR_HSEBYP);
 151 #else
 152         stm_rcc.cr &= ~(uint32_t) (1 << STM_RCC_CR_HSEBYP);
 153 #endif
 154         /* Enable HSE clock */
 155         stm_rcc.cr |= (1 << STM_RCC_CR_HSEON);
 156         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSERDY)))
 157                 asm("nop");
 158
 159 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSE << STM_RCC_CFGR_SWS)
 160 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSE)
 161 #define STM_PLLSRC                              AO_HSE
 162 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (1 << STM_RCC_CFGR_PLLSRC)
 163 #else
 164 #define STM_HSI                                 16000000
 165 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS)
 166 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSI)
 167 #define STM_PLLSRC                              STM_HSI
 168 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (0 << STM_RCC_CFGR_PLLSRC)
 169 #endif
 170
 171 #if !AO_HSE || HAS_ADC || HAS_ADC_SINGLE
 172         /* Enable HSI RC clock 16MHz */
 173         stm_rcc.cr |= (1 << STM_RCC_CR_HSION);
 174         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY)))
 175                 asm("nop");
 176 #endif
 177
 178         /* Set flash latency to tolerate 32MHz SYSCLK  -> 1 wait state */
 179
 180         /* Enable 64-bit access and prefetch */
 181         stm_flash.acr |= (1 << STM_FLASH_ACR_ACC64);
 182         stm_flash.acr |= (1 << STM_FLASH_ACR_PRFEN);
 183
 184         /* Enable 1 wait state so the CPU can run at 32MHz */
 185         stm_flash.acr |= (1 << STM_FLASH_ACR_LATENCY);
 186
 187         /* Enable power interface clock */
 188         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_PWREN);
 189
 190         /* Set voltage range to 1.8V */
 191
 192         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 193         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 194                 asm("nop");
 195
 196         /* Configure voltage scaling range */
 197         cr = stm_pwr.cr;
 198         cr &= ~(STM_PWR_CR_VOS_MASK << STM_PWR_CR_VOS);
 199         cr |= (STM_PWR_CR_VOS_1_8 << STM_PWR_CR_VOS);
 200         stm_pwr.cr = cr;
 201
 202         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 203         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 204                 asm("nop");
 205
 206         /* HCLK to 16MHz -> AHB prescaler = /1 */
 207         cfgr = stm_rcc.cfgr;
 208         cfgr &= ~(STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE);
 209         cfgr |= (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE);
 210         stm_rcc.cfgr = cfgr;
 211         while ((stm_rcc.cfgr & (STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE)) !=
 212                (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE))
 213                 asm ("nop");
 214
 215         /* APB1 Prescaler = AO_APB1_PRESCALER */
 216         cfgr = stm_rcc.cfgr;
 217         cfgr &= ~(STM_RCC_CFGR_PPRE1_MASK << STM_RCC_CFGR_PPRE1);
 218         cfgr |= (AO_RCC_CFGR_PPRE1_DIV << STM_RCC_CFGR_PPRE1);
 219         stm_rcc.cfgr = cfgr;
 220
 221         /* APB2 Prescaler = AO_APB2_PRESCALER */
 222         cfgr = stm_rcc.cfgr;
 223         cfgr &= ~(STM_RCC_CFGR_PPRE2_MASK << STM_RCC_CFGR_PPRE2);
 224         cfgr |= (AO_RCC_CFGR_PPRE2_DIV << STM_RCC_CFGR_PPRE2);
 225         stm_rcc.cfgr = cfgr;
 226
 227         /* Disable the PLL */
 228         stm_rcc.cr &= ~(1UL << STM_RCC_CR_PLLON);
 229         while (stm_rcc.cr & (1UL << STM_RCC_CR_PLLRDY))
 230                 asm("nop");
 231
 232         /* PLLVCO to 96MHz (for USB) -> PLLMUL = 6, PLLDIV = 4 */
 233         cfgr = stm_rcc.cfgr;
 234         cfgr &= ~(STM_RCC_CFGR_PLLMUL_MASK << STM_RCC_CFGR_PLLMUL);
 235         cfgr &= ~(STM_RCC_CFGR_PLLDIV_MASK << STM_RCC_CFGR_PLLDIV);
 236
 237         cfgr |= (AO_RCC_CFGR_PLLMUL << STM_RCC_CFGR_PLLMUL);
 238         cfgr |= (AO_RCC_CFGR_PLLDIV << STM_RCC_CFGR_PLLDIV);
 239
 240         /* PLL source */
 241         cfgr &= ~(1UL << STM_RCC_CFGR_PLLSRC);
 242         cfgr |= STM_RCC_CFGR_PLLSRC_TARGET_CLOCK;
 243
 244         stm_rcc.cfgr = cfgr;
 245
 246         /* Enable the PLL and wait for it */
 247         stm_rcc.cr |= (1 << STM_RCC_CR_PLLON);
 248         while (!(stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY)))
 249                 asm("nop");
 250
 251         /* Switch to the PLL for the system clock */
 252
 253         cfgr = stm_rcc.cfgr;
 254         cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 255         cfgr |= (STM_RCC_CFGR_SW_PLL << STM_RCC_CFGR_SW);
 256         stm_rcc.cfgr = cfgr;
 257         for (;;) {
 258                 uint32_t        c, part, mask, val;
 259
 260                 c = stm_rcc.cfgr;
 261                 mask = (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS);
 262                 val = (STM_RCC_CFGR_SWS_PLL << STM_RCC_CFGR_SWS);
 263                 part = c & mask;
 264                 if (part == val)
 265                         break;
 266         }
 267
 268 #if 0
 269         stm_rcc.apb2rstr = 0xffff;
 270         stm_rcc.apb1rstr = 0xffff;
 271         stm_rcc.ahbrstr = 0x3f;
 272         stm_rcc.ahbenr = (1 << STM_RCC_AHBENR_FLITFEN);
 273         stm_rcc.apb2enr = 0;
 274         stm_rcc.apb1enr = 0;
 275         stm_rcc.ahbrstr = 0;
 276         stm_rcc.apb1rstr = 0;
 277         stm_rcc.apb2rstr = 0;
 278 #endif
 279
 280         /* Clear reset flags */
 281         stm_rcc.csr |= (1 << STM_RCC_CSR_RMVF);
 282
 283
 284 #if DEBUG_THE_CLOCK
 285         /* Output SYSCLK on PA8 for measurments */
 286
 287         stm_rcc.ahbenr |= (1 << STM_RCC_AHBENR_GPIOAEN);
 288
 289         stm_afr_set(&stm_gpioa, 8, STM_AFR_AF0);
 290         stm_moder_set(&stm_gpioa, 8, STM_MODER_ALTERNATE);
 291         stm_ospeedr_set(&stm_gpioa, 8, STM_OSPEEDR_40MHz);
 292
 293         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOPRE_DIV_1 << STM_RCC_CFGR_MCOPRE);
 294         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOSEL_HSE << STM_RCC_CFGR_MCOSEL);
 295 #endif
 296 }