git.gag.com Git - fw/altos/blob - src/stm/ao_timer.c

   1 /*
   2  * Copyright © 2012 Keith Packard <keithp@keithp.com>
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; version 2 of the License.
   7  *
   8  * This program is distributed in the hope that it will be useful, but
   9  * WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  11  * General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along
  14  * with this program; if not, write to the Free Software Foundation, Inc.,
  15  * 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  16  */
  17
  18 #include "ao.h"
  19 #include <ao_task.h>
  20
  21 #ifndef HAS_TICK
  22 #define HAS_TICK 1
  23 #endif
  24
  25 #if HAS_TICK
  26 volatile AO_TICK_TYPE ao_tick_count;
  27
  28 AO_TICK_TYPE
  29 ao_time(void)
  30 {
  31         return ao_tick_count;
  32 }
  33
  34 #if AO_DATA_ALL
  35 volatile __data uint8_t ao_data_interval = 1;
  36 volatile __data uint8_t ao_data_count;
  37 #endif
  38
  39 void stm_systick_isr(void)
  40 {
  41         if (stm_systick.csr & (1 << STM_SYSTICK_CSR_COUNTFLAG)) {
  42                 ++ao_tick_count;
  43 #if HAS_TASK_QUEUE
  44                 if (ao_task_alarm_tick && (int16_t) (ao_tick_count - ao_task_alarm_tick) >= 0)
  45                         ao_task_check_alarm((uint16_t) ao_tick_count);
  46 #endif
  47 #if AO_DATA_ALL
  48                 if (++ao_data_count == ao_data_interval) {
  49                         ao_data_count = 0;
  50                         ao_adc_poll();
  51 #if (AO_DATA_ALL & ~(AO_DATA_ADC))
  52                         ao_wakeup((void *) &ao_data_count);
  53 #endif
  54                 }
  55 #endif
  56         }
  57 }
  58
  59 #if HAS_ADC
  60 void
  61 ao_timer_set_adc_interval(uint8_t interval)
  62 {
  63         ao_arch_critical(
  64                 ao_data_interval = interval;
  65                 ao_data_count = 0;
  66                 );
  67 }
  68 #endif
  69
  70 #define SYSTICK_RELOAD (AO_SYSTICK / 100 - 1)
  71
  72 void
  73 ao_timer_init(void)
  74 {
  75         stm_systick.rvr = SYSTICK_RELOAD;
  76         stm_systick.cvr = 0;
  77         stm_systick.csr = ((1 << STM_SYSTICK_CSR_ENABLE) |
  78                            (1 << STM_SYSTICK_CSR_TICKINT) |
  79                            (STM_SYSTICK_CSR_CLKSOURCE_HCLK_8 << STM_SYSTICK_CSR_CLKSOURCE));
  80 }
  81
  82 #endif
  83
  84 void
  85 ao_clock_init(void)
  86 {
  87         uint32_t        cfgr;
  88         uint32_t        cr;
  89
  90         /* Switch to MSI while messing about */
  91         stm_rcc.cr |= (1 << STM_RCC_CR_MSION);
  92         while (!(stm_rcc.cr & (1 << STM_RCC_CR_MSIRDY)))
  93                 asm("nop");
  94
  95         /* reset SW, HPRE, PPRE1, PPRE2, MCOSEL and MCOPRE */
  96         stm_rcc.cfgr &= (uint32_t)0x88FFC00C;
  97
  98         /* reset HSION, HSEON, CSSON and PLLON bits */
  99         stm_rcc.cr &= 0xeefefffe;
 100
 101         /* reset PLLSRC, PLLMUL and PLLDIV bits */
 102         stm_rcc.cfgr &= 0xff02ffff;
 103
 104         /* Disable all interrupts */
 105         stm_rcc.cir = 0;
 106
 107 #if AO_HSE
 108 #if AO_HSE_BYPASS
 109         stm_rcc.cr |= (1 << STM_RCC_CR_HSEBYP);
 110 #else
 111         stm_rcc.cr &= ~(1 << STM_RCC_CR_HSEBYP);
 112 #endif
 113         /* Enable HSE clock */
 114         stm_rcc.cr |= (1 << STM_RCC_CR_HSEON);
 115         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSERDY)))
 116                 asm("nop");
 117
 118 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSE << STM_RCC_CFGR_SWS)
 119 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSE)
 120 #define STM_PLLSRC                              AO_HSE
 121 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (1 << STM_RCC_CFGR_PLLSRC)
 122 #else
 123 #define STM_HSI                                 16000000
 124 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS)
 125 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSI)
 126 #define STM_PLLSRC                              STM_HSI
 127 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (0 << STM_RCC_CFGR_PLLSRC)
 128 #endif
 129
 130 #if !AO_HSE || HAS_ADC
 131         /* Enable HSI RC clock 16MHz */
 132         stm_rcc.cr |= (1 << STM_RCC_CR_HSION);
 133         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY)))
 134                 asm("nop");
 135 #endif
 136
 137         /* Set flash latency to tolerate 32MHz SYSCLK  -> 1 wait state */
 138
 139         /* Enable 64-bit access and prefetch */
 140         stm_flash.acr |= (1 << STM_FLASH_ACR_ACC64);
 141         stm_flash.acr |= (1 << STM_FLASH_ACR_PRFEN);
 142
 143         /* Enable 1 wait state so the CPU can run at 32MHz */
 144         /* (haven't managed to run the CPU at 32MHz yet, it's at 16MHz) */
 145         stm_flash.acr |= (1 << STM_FLASH_ACR_LATENCY);
 146
 147         /* Enable power interface clock */
 148         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_PWREN);
 149
 150         /* Set voltage range to 1.8V */
 151
 152         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 153         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 154                 asm("nop");
 155
 156         /* Configure voltage scaling range */
 157         cr = stm_pwr.cr;
 158         cr &= ~(STM_PWR_CR_VOS_MASK << STM_PWR_CR_VOS);
 159         cr |= (STM_PWR_CR_VOS_1_8 << STM_PWR_CR_VOS);
 160         stm_pwr.cr = cr;
 161
 162         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 163         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 164                 asm("nop");
 165
 166         /* HCLK to 16MHz -> AHB prescaler = /1 */
 167         cfgr = stm_rcc.cfgr;
 168         cfgr &= ~(STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE);
 169         cfgr |= (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE);
 170         stm_rcc.cfgr = cfgr;
 171         while ((stm_rcc.cfgr & (STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE)) !=
 172                (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE))
 173                 asm ("nop");
 174
 175         /* APB1 Prescaler = AO_APB1_PRESCALER */
 176         cfgr = stm_rcc.cfgr;
 177         cfgr &= ~(STM_RCC_CFGR_PPRE1_MASK << STM_RCC_CFGR_PPRE1);
 178         cfgr |= (AO_RCC_CFGR_PPRE1_DIV << STM_RCC_CFGR_PPRE1);
 179         stm_rcc.cfgr = cfgr;
 180
 181         /* APB2 Prescaler = AO_APB2_PRESCALER */
 182         cfgr = stm_rcc.cfgr;
 183         cfgr &= ~(STM_RCC_CFGR_PPRE2_MASK << STM_RCC_CFGR_PPRE2);
 184         cfgr |= (AO_RCC_CFGR_PPRE2_DIV << STM_RCC_CFGR_PPRE2);
 185         stm_rcc.cfgr = cfgr;
 186
 187         /* Disable the PLL */
 188         stm_rcc.cr &= ~(1 << STM_RCC_CR_PLLON);
 189         while (stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY))
 190                 asm("nop");
 191
 192         /* PLLVCO to 96MHz (for USB) -> PLLMUL = 6, PLLDIV = 4 */
 193         cfgr = stm_rcc.cfgr;
 194         cfgr &= ~(STM_RCC_CFGR_PLLMUL_MASK << STM_RCC_CFGR_PLLMUL);
 195         cfgr &= ~(STM_RCC_CFGR_PLLDIV_MASK << STM_RCC_CFGR_PLLDIV);
 196
 197         cfgr |= (AO_RCC_CFGR_PLLMUL << STM_RCC_CFGR_PLLMUL);
 198         cfgr |= (AO_RCC_CFGR_PLLDIV << STM_RCC_CFGR_PLLDIV);
 199
 200         /* PLL source */
 201         cfgr &= ~(1 << STM_RCC_CFGR_PLLSRC);
 202         cfgr |= STM_RCC_CFGR_PLLSRC_TARGET_CLOCK;
 203
 204         stm_rcc.cfgr = cfgr;
 205
 206         /* Enable the PLL and wait for it */
 207         stm_rcc.cr |= (1 << STM_RCC_CR_PLLON);
 208         while (!(stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY)))
 209                 asm("nop");
 210
 211         /* Switch to the PLL for the system clock */
 212
 213         cfgr = stm_rcc.cfgr;
 214         cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 215         cfgr |= (STM_RCC_CFGR_SW_PLL << STM_RCC_CFGR_SW);
 216         stm_rcc.cfgr = cfgr;
 217         for (;;) {
 218                 uint32_t        c, part, mask, val;
 219
 220                 c = stm_rcc.cfgr;
 221                 mask = (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS);
 222                 val = (STM_RCC_CFGR_SWS_PLL << STM_RCC_CFGR_SWS);
 223                 part = c & mask;
 224                 if (part == val)
 225                         break;
 226         }
 227
 228 #if 0
 229         stm_rcc.apb2rstr = 0xffff;
 230         stm_rcc.apb1rstr = 0xffff;
 231         stm_rcc.ahbrstr = 0x3f;
 232         stm_rcc.ahbenr = (1 << STM_RCC_AHBENR_FLITFEN);
 233         stm_rcc.apb2enr = 0;
 234         stm_rcc.apb1enr = 0;
 235         stm_rcc.ahbrstr = 0;
 236         stm_rcc.apb1rstr = 0;
 237         stm_rcc.apb2rstr = 0;
 238 #endif
 239
 240         /* Clear reset flags */
 241         stm_rcc.csr |= (1 << STM_RCC_CSR_RMVF);
 242
 243
 244 #if DEBUG_THE_CLOCK
 245         /* Output SYSCLK on PA8 for measurments */
 246
 247         stm_rcc.ahbenr |= (1 << STM_RCC_AHBENR_GPIOAEN);
 248
 249         stm_afr_set(&stm_gpioa, 8, STM_AFR_AF0);
 250         stm_moder_set(&stm_gpioa, 8, STM_MODER_ALTERNATE);
 251         stm_ospeedr_set(&stm_gpioa, 8, STM_OSPEEDR_40MHz);
 252
 253         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOPRE_DIV_1 << STM_RCC_CFGR_MCOPRE);
 254         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOSEL_HSE << STM_RCC_CFGR_MCOSEL);
 255 #endif
 256 }