git.gag.com Git - fw/altos/blob - src/stmf0/ao_timer.c

   1 /*
   2  * Copyright © 2012 Keith Packard <keithp@keithp.com>
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; version 2 of the License.
   7  *
   8  * This program is distributed in the hope that it will be useful, but
   9  * WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  11  * General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along
  14  * with this program; if not, write to the Free Software Foundation, Inc.,
  15  * 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  16  */
  17
  18 #include "ao.h"
  19 #include <ao_task.h>
  20 #if HAS_FAKE_FLIGHT
  21 #include <ao_fake_flight.h>
  22 #endif
  23
  24 #ifndef HAS_TICK
  25 #define HAS_TICK 1
  26 #endif
  27
  28 #if HAS_TICK
  29 volatile AO_TICK_TYPE ao_tick_count;
  30
  31 AO_TICK_TYPE
  32 ao_time(void)
  33 {
  34         return ao_tick_count;
  35 }
  36
  37 #if AO_DATA_ALL
  38 volatile __data uint8_t ao_data_interval = 1;
  39 volatile __data uint8_t ao_data_count;
  40 #endif
  41
  42 void stm_systick_isr(void)
  43 {
  44         if (stm_systick.csr & (1 << STM_SYSTICK_CSR_COUNTFLAG)) {
  45                 ++ao_tick_count;
  46 #if HAS_TASK_QUEUE
  47                 if (ao_task_alarm_tick && (int16_t) (ao_tick_count - ao_task_alarm_tick) >= 0)
  48                         ao_task_check_alarm((uint16_t) ao_tick_count);
  49 #endif
  50 #if AO_DATA_ALL
  51                 if (++ao_data_count == ao_data_interval) {
  52                         ao_data_count = 0;
  53 #if HAS_FAKE_FLIGHT
  54                         if (ao_fake_flight_active)
  55                                 ao_fake_flight_poll();
  56                         else
  57 #endif
  58                                 ao_adc_poll();
  59 #if (AO_DATA_ALL & ~(AO_DATA_ADC))
  60                         ao_wakeup((void *) &ao_data_count);
  61 #endif
  62                 }
  63 #endif
  64 #ifdef AO_TIMER_HOOK
  65                 AO_TIMER_HOOK;
  66 #endif
  67         }
  68 }
  69
  70 #if HAS_ADC
  71 void
  72 ao_timer_set_adc_interval(uint8_t interval)
  73 {
  74         ao_arch_critical(
  75                 ao_data_interval = interval;
  76                 ao_data_count = 0;
  77                 );
  78 }
  79 #endif
  80
  81 #define SYSTICK_RELOAD (AO_SYSTICK / 100 - 1)
  82
  83 void
  84 ao_timer_init(void)
  85 {
  86         stm_systick.rvr = SYSTICK_RELOAD;
  87         stm_systick.cvr = 0;
  88         stm_systick.csr = ((1 << STM_SYSTICK_CSR_ENABLE) |
  89                            (1 << STM_SYSTICK_CSR_TICKINT) |
  90                            (STM_SYSTICK_CSR_CLKSOURCE_HCLK_8 << STM_SYSTICK_CSR_CLKSOURCE));
  91 }
  92
  93 #endif
  94
  95 static void
  96 ao_clock_enable_crs(void)
  97 {
  98         /* Enable crs interface clock */
  99         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_CRSEN);
 100
 101         /* Disable error counter */
 102         stm_crs.cr = ((stm_crs.cr & (1 << 4)) |
 103                       (32 << STM_CRS_CR_TRIM) |
 104                       (0 << STM_CRS_CR_SWSYNC) |
 105                       (0 << STM_CRS_CR_AUTOTRIMEN) |
 106                       (0 << STM_CRS_CR_CEN) |
 107                       (0 << STM_CRS_CR_ESYNCIE) |
 108                       (0 << STM_CRS_CR_ERRIE) |
 109                       (0 << STM_CRS_CR_SYNCWARNIE) |
 110                       (0 << STM_CRS_CR_SYNCOKIE));
 111
 112         /* Configure for USB source */
 113         stm_crs.cfgr = ((stm_crs.cfgr & ((1 << 30) | (1 << 27))) |
 114                         (0 << STM_CRS_CFGR_SYNCPOL) |
 115                         (STM_CRS_CFGR_SYNCSRC_USB << STM_CRS_CFGR_SYNCSRC) |
 116                         (STM_CRS_CFGR_SYNCDIV_1 << STM_CRS_CFGR_SYNCDIV) |
 117                         (0x22 << STM_CRS_CFGR_FELIM) |
 118                         (((48000000 / 1000) - 1) << STM_CRS_CFGR_RELOAD));
 119
 120         /* Enable error counter, set auto trim */
 121         stm_crs.cr = ((stm_crs.cr & (1 << 4)) |
 122                       (32 << STM_CRS_CR_TRIM) |
 123                       (0 << STM_CRS_CR_SWSYNC) |
 124                       (1 << STM_CRS_CR_AUTOTRIMEN) |
 125                       (1 << STM_CRS_CR_CEN) |
 126                       (0 << STM_CRS_CR_ESYNCIE) |
 127                       (0 << STM_CRS_CR_ERRIE) |
 128                       (0 << STM_CRS_CR_SYNCWARNIE) |
 129                       (0 << STM_CRS_CR_SYNCOKIE));
 130
 131 }
 132
 133 void
 134 ao_clock_init(void)
 135 {
 136         uint32_t        cfgr;
 137
 138         /* Switch to HSI while messing about */
 139         stm_rcc.cr |= (1 << STM_RCC_CR_HSION);
 140         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY)))
 141                 ao_arch_nop();
 142
 143         stm_rcc.cfgr = (stm_rcc.cfgr & ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW)) |
 144                 (STM_RCC_CFGR_SW_HSI << STM_RCC_CFGR_SW);
 145
 146         /* wait for system to switch to HSI */
 147         while ((stm_rcc.cfgr & (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS)) !=
 148                (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS))
 149                 ao_arch_nop();
 150
 151         /* reset the clock config, leaving us running on the HSI */
 152         stm_rcc.cfgr &= (uint32_t)0x0000000f;
 153
 154         /* reset PLLON, CSSON, HSEBYP, HSEON */
 155         stm_rcc.cr &= 0x0000ffff;
 156
 157         /* Disable all interrupts */
 158         stm_rcc.cir = 0;
 159
 160 #if AO_HSE
 161 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           STM_RCC_CFGR_SWS_HSE
 162 #define STM_RCC_CFGR_SW_TARGET_CLOCK            STM_RCC_CFGR_SW_HSE
 163 #define STM_PLLSRC                              AO_HSE
 164 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        1
 165
 166 #if AO_HSE_BYPASS
 167         stm_rcc.cr |= (1 << STM_RCC_CR_HSEBYP);
 168 #else
 169         stm_rcc.cr &= ~(1 << STM_RCC_CR_HSEBYP);
 170 #endif
 171         /* Enable HSE clock */
 172         stm_rcc.cr |= (1 << STM_RCC_CR_HSEON);
 173         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSERDY)))
 174                 asm("nop");
 175 #endif
 176
 177
 178 #if AO_HSI48
 179 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           STM_RCC_CFGR_SWS_HSI48
 180 #define STM_RCC_CFGR_SW_TARGET_CLOCK            STM_RCC_CFGR_SW_HSI48
 181
 182         /* Turn HSI48 clock on */
 183         stm_rcc.cr2 |= (1 << STM_RCC_CR2_HSI48ON);
 184
 185         /* Wait for clock to stabilize */
 186         while ((stm_rcc.cr2 & (1 << STM_RCC_CR2_HSI48RDY)) == 0)
 187                 ao_arch_nop();
 188
 189         ao_clock_enable_crs();
 190 #endif
 191
 192 #ifndef STM_RCC_CFGR_SWS_TARGET_CLOCK
 193 #define STM_HSI                                 16000000
 194 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           STM_RCC_CFGR_SWS_HSI
 195 #define STM_RCC_CFGR_SW_TARGET_CLOCK            STM_RCC_CFGR_SW_HSI
 196 #define STM_PLLSRC                              STM_HSI
 197 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        0
 198 #endif
 199
 200 #ifdef STM_PLLSRC
 201 #error No code for PLL initialization yet
 202 #endif
 203
 204         /* Set flash latency to tolerate 48MHz SYSCLK  -> 1 wait state */
 205
 206         /* Enable prefetch */
 207         stm_flash.acr |= (1 << STM_FLASH_ACR_PRFTBE);
 208
 209         /* Enable 1 wait state so the CPU can run at 48MHz */
 210         stm_flash.acr |= (STM_FLASH_ACR_LATENCY_1 << STM_FLASH_ACR_LATENCY);
 211
 212         /* Enable power interface clock */
 213         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_PWREN);
 214
 215         /* HCLK to 48MHz -> AHB prescaler = /1 */
 216         cfgr = stm_rcc.cfgr;
 217         cfgr &= ~(STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE);
 218         cfgr |= (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE);
 219         stm_rcc.cfgr = cfgr;
 220         while ((stm_rcc.cfgr & (STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE)) !=
 221                (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE))
 222                 ao_arch_nop();
 223
 224         /* APB Prescaler = AO_APB_PRESCALER */
 225         cfgr = stm_rcc.cfgr;
 226         cfgr &= ~(STM_RCC_CFGR_PPRE_MASK << STM_RCC_CFGR_PPRE);
 227         cfgr |= (AO_RCC_CFGR_PPRE_DIV << STM_RCC_CFGR_PPRE);
 228         stm_rcc.cfgr = cfgr;
 229
 230         /* Switch to the desired system clock */
 231
 232         cfgr = stm_rcc.cfgr;
 233         cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 234         cfgr |= (STM_RCC_CFGR_SW_TARGET_CLOCK << STM_RCC_CFGR_SW);
 235         stm_rcc.cfgr = cfgr;
 236         for (;;) {
 237                 uint32_t        c, part, mask, val;
 238
 239                 c = stm_rcc.cfgr;
 240                 mask = (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS);
 241                 val = (STM_RCC_CFGR_SWS_TARGET_CLOCK << STM_RCC_CFGR_SWS);
 242                 part = c & mask;
 243                 if (part == val)
 244                         break;
 245         }
 246
 247         /* Clear reset flags */
 248         stm_rcc.csr |= (1 << STM_RCC_CSR_RMVF);
 249
 250 #if DEBUG_THE_CLOCK
 251         /* Output SYSCLK on PA8 for measurments */
 252
 253         stm_rcc.ahbenr |= (1 << STM_RCC_AHBENR_GPIOAEN);
 254
 255         stm_afr_set(&stm_gpioa, 8, STM_AFR_AF0);
 256         stm_moder_set(&stm_gpioa, 8, STM_MODER_ALTERNATE);
 257         stm_ospeedr_set(&stm_gpioa, 8, STM_OSPEEDR_40MHz);
 258
 259         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOPRE_DIV_1 << STM_RCC_CFGR_MCOPRE);
 260         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOSEL_HSE << STM_RCC_CFGR_MCOSEL);
 261 #endif
 262 }