git.gag.com Git - hw/cncfpga/blob - Notebook

   1 http://www.fourwalledcubicle.com/LUFA.php
   2         programmer for TPI is included in the package, boards available online
   3
   4 To Do:
   5
   6 - figure out if all the unconnected pins on the FPGA match the Pluto-P
   7
   8 - verify pin configuration seems to match the data in:
   9   ~/src/emc2-dev/src/hal/drivers/pluto_servo_firmware/pluto_servo.pin
  10
  11
  12 2011.12.04
  13 - results of physical inspection of pluto-p board
  14
  15     22 ohm series resistors on 7 pins between FPGA and 10 pin header, including
  16         pins 5, 8, 9, 10, 13, 16, 93
  17
  18         ** these are din_1 through din_7 .. makes sense?
  19
  20         **DONE**
  21
  22     pin 50 has an LED and 1k resistor
  23
  24         ** my current design has 330 ohms
  25
  26         **NOT DONE .. CAN CHANGE IF NEEDED AFTER PCB FAB**
  27
  28     10k from pin 25 to pin 44, cap from pin 44 to ground
  29
  30         44 is VCCIO, 25 is nSTATUS, so this is a pull-up on nSTATUS
  31
  32         **DONE**
  33
  34     db25 pin 11 to sole pin side of one "1L" transistor, one lead to ground,
  35     4.7k from remaining lead to pin 87
  36
  37         db25 pin 11 is nWait .. so it looks like nWait is being driven by
  38         a transistor from the FPGA DEV_CLRn output, not directly
  39
  40         **DONE**
  41
  42     db25 pin 12 to sole pin side of one "1L" transistor, one lead to ground,
  43     4.7k from remaining lead to pin 6
  44
  45         db25 pin 12 is undocumented?
  46         so FPGA pin 6 is able to drive that pin through a transistor
  47
  48         **DONE**
  49
  50     why not treat all the parallel port input pins with transistors?
  51
  52         http://emergent.unpythonic.net/01165081407 has an answer, that they
  53         are used as inverters because the FPGA has weak pull-ups on those
  54         pins yet those pins need to be driven low or the PC can't configure
  55         the FPGA by "printing to it" .. apparently that only applies to the
  56         two pins that have the inverters on them.
  57
  58         Duh.  Of course they're inverting... how'd I miss that?
  59
  60         **DONE**
  61
  62     pin 49 hooked to pin 51 .. nCONFIG driven by nConfig
  63
  64         **DONE**
  65
  66     osc pin 3 to pin 91
  67
  68         consistent with my design, 40mhz to FPGA
  69         **DONE**
  70
  71     26 pin header pins 11 and 12 to sole pin side of "G1" transistor, both other
  72     leads have caps to ground, one to pin 24, the other to pin 37, 35
  73
  74         those header pins are VCC?
  75         pin 37, 35 is VCCIO
  76         pin 24 is TMS
  77
  78         WTF?
  79
  80         SOT-23 with G1 label could be:
  81
  82                 transistor, 1=B, 2=E, 3(sole)=C
  83                 fet, 1=G, 2=S, 3=D
  84
  85         so:
  86                 TMS is driving base or gate
  87                 3.3V is on emitter or source
  88                 header VCC is on collector or drain
  89
  90         TMS is 'test mode state' on the jtag interface, which drives the TAP
  91         controller state machine.  TMS going low starts a cycle?
  92
  93     4.7k between pins 87 and 90
  94
  95         pin 87 is DEV_CLRn driving nWait to the PC
  96         pin 90 is CLOCK hooked to db25 pin 1 whcih is nWrite
  97