git.gag.com Git - fw/altos/blob - src-avr/cc1111.h

   1 /*-------------------------------------------------------------------------
   2    Register Declarations for the ChipCon CC1111 Processor Range
   3
   4    Copyright © 2008 Keith Packard <keithp@keithp.com>
   5
   6    This program is free software; you can redistribute it and/or modify
   7    it under the terms of the GNU General Public License as published by
   8    the Free Software Foundation; version 2 of the License.
   9
  10    This program is distributed in the hope that it will be useful, but
  11    WITHOUT ANY WARRANTY; without even the implied warranty of
  12    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  13    General Public License for more details.
  14
  15    You should have received a copy of the GNU General Public License along
  16    with this program; if not, write to the Free Software Foundation, Inc.,
  17    59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  18
  19    Adapted from the Cygnal C8051F12x config file which is:
  20
  21    Copyright (C) 2003 - Maarten Brock, sourceforge.brock@dse.nl
  22
  23    This library is free software; you can redistribute it and/or
  24    modify it under the terms of the GNU Lesser General Public
  25    License as published by the Free Software Foundation; either
  26    version 2.1 of the License, or (at your option) any later version.
  27
  28    This library is distributed in the hope that it will be useful,
  29    but WITHOUT ANY WARRANTY; without even the implied warranty of
  30    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  31    Lesser General Public License for more details.
  32
  33    You should have received a copy of the GNU Lesser General Public
  34    License along with this library; if not, write to the Free Software
  35    Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  36 -------------------------------------------------------------------------*/
  37
  38 #ifndef _CC1111_H_
  39 #define _CC1111_H_
  40 #include <cc1110.h>
  41 #include <stdint.h>
  42
  43 #define asm_nop _asm nop _endasm
  44
  45 #define __interrupt(n)  __interrupt n
  46
  47 sfr __at 0xA8 IEN0;             /* Interrupt Enable 0 Register */
  48
  49 sbit __at 0xA8 RFTXRXIE;        /* RF TX/RX done interrupt enable */
  50 sbit __at 0xA9 ADCIE;           /* ADC interrupt enable */
  51 sbit __at 0xAA URX0IE;          /* USART0 RX interrupt enable */
  52 sbit __at 0xAB URX1IE;          /* USART1 RX interrupt enable (shared with I2S RX) */
  53 sbit __at 0xAB I2SRXIE;         /* I2S RX interrupt enable (shared with USART1 RX) */
  54 sbit __at 0xAC ENCIE;           /* AES encryption/decryption interrupt enable */
  55 sbit __at 0xAD STIE;            /* Sleep Timer interrupt enable */
  56 sbit __at 0xAF EA;              /* Enable All */
  57
  58 #define IEN0_EA                 (1 << 7)
  59 #define IEN0_STIE               (1 << 5)
  60 #define IEN0_ENCIE              (1 << 4)
  61 #define IEN0_URX1IE             (1 << 3)
  62 #define IEN0_I2SRXIE            (1 << 3)
  63 #define IEN0_URX0IE             (1 << 2)
  64 #define IEN0_ADCIE              (1 << 1)
  65 #define IEN0_RFTXRXIE           (1 << 0)
  66
  67 sfr __at 0xB8 IEN1;             /* Interrupt Enable 1 Register */
  68
  69 #define IEN1_P0IE               (1 << 5)        /* Port 0 interrupt enable */
  70 #define IEN1_T4IE               (1 << 4)        /* Timer 4 interrupt enable */
  71 #define IEN1_T3IE               (1 << 3)        /* Timer 3 interrupt enable */
  72 #define IEN1_T2IE               (1 << 2)        /* Timer 2 interrupt enable */
  73 #define IEN1_T1IE               (1 << 1)        /* Timer 1 interrupt enable */
  74 #define IEN1_DMAIE              (1 << 0)        /* DMA transfer interrupt enable */
  75
  76 /* IEN2 */
  77 sfr __at 0x9A IEN2;             /* Interrupt Enable 2 Register */
  78
  79 #define IEN2_WDTIE              (1 << 5)        /* Watchdog timer interrupt enable */
  80 #define IEN2_P1IE               (1 << 4)        /* Port 1 interrupt enable */
  81 #define IEN2_UTX1IE             (1 << 3)        /* USART1 TX interrupt enable */
  82 #define IEN2_I2STXIE            (1 << 3)        /* I2S TX interrupt enable */
  83 #define IEN2_UTX0IE             (1 << 2)        /* USART0 TX interrupt enable */
  84 #define IEN2_P2IE               (1 << 1)        /* Port 2 interrupt enable */
  85 #define IEN2_USBIE              (1 << 1)        /* USB interrupt enable */
  86 #define IEN2_RFIE               (1 << 0)        /* RF general interrupt enable */
  87
  88 /* CLKCON 0xC6 */
  89 sfr __at 0xC6 CLKCON;           /* Clock Control */
  90
  91 #define CLKCON_OSC32K_RC        (1 << 7)
  92 #define CLKCON_OSC32K_XTAL      (0 << 7)
  93 #define CLKCON_OSC32K_MASK      (1 << 7)
  94 #define CLKCON_OSC_RC           (1 << 6)
  95 #define CLKCON_OSC_XTAL         (0 << 6)
  96 #define CLKCON_OSC_MASK         (1 << 6)
  97 #define CLKCON_TICKSPD_MASK     (7 << 3)
  98 # define CLKCON_TICKSPD_1       (0 << 3)
  99 # define CLKCON_TICKSPD_1_2     (1 << 3)
 100 # define CLKCON_TICKSPD_1_4     (2 << 3)
 101 # define CLKCON_TICKSPD_1_8     (3 << 3)
 102 # define CLKCON_TICKSPD_1_16    (4 << 3)
 103 # define CLKCON_TICKSPD_1_32    (5 << 3)
 104 # define CLKCON_TICKSPD_1_64    (6 << 3)
 105 # define CLKCON_TICKSPD_1_128   (7 << 3)
 106
 107 #define CLKCON_CLKSPD_MASK      (7 << 0)
 108 # define CLKCON_CLKSPD_1        (0 << 0)
 109 # define CLKCON_CLKSPD_1_2      (1 << 0)
 110 # define CLKCON_CLKSPD_1_4      (2 << 0)
 111 # define CLKCON_CLKSPD_1_8      (3 << 0)
 112 # define CLKCON_CLKSPD_1_16     (4 << 0)
 113 # define CLKCON_CLKSPD_1_32     (5 << 0)
 114 # define CLKCON_CLKSPD_1_64     (6 << 0)
 115 # define CLKCON_CLKSPD_1_128    (7 << 0)
 116
 117 /* SLEEP 0xBE */
 118 #define SLEEP_USB_EN            (1 << 7)
 119 #define SLEEP_XOSC_STB          (1 << 6)
 120 #define SLEEP_HFRC_STB          (1 << 5)
 121 #define SLEEP_RST_POWER         (0 << 3)
 122 #define SLEEP_RST_EXTERNAL      (1 << 3)
 123 #define SLEEP_RST_WATCHDOG      (2 << 3)
 124 #define SLEEP_RST_MASK          (3 << 3)
 125 #define SLEEP_OSC_PD            (1 << 2)
 126 #define SLEEP_MODE_PM0          (0 << 0)
 127 #define SLEEP_MODE_PM1          (1 << 0)
 128 #define SLEEP_MODE_PM2          (2 << 0)
 129 #define SLEEP_MODE_PM3          (3 << 0)
 130 #define SLEEP_MODE_MASK         (3 << 0)
 131
 132 /* PCON 0x87 */
 133 sfr __at 0x87 PCON;             /* Power Mode Control Register */
 134
 135 #define PCON_IDLE               (1 << 0)
 136
 137 /*
 138  * TCON
 139  */
 140 sfr __at 0x88 TCON;             /* CPU Interrupt Flag 1 */
 141
 142 sbit __at 0x8F URX1IF;          /* USART1 RX interrupt flag. Automatically cleared */
 143 sbit __at 0x8F I2SRXIF;         /* I2S RX interrupt flag. Automatically cleared */
 144 sbit __at 0x8D ADCIF;           /* ADC interrupt flag. Automatically cleared */
 145 sbit __at 0x8B URX0IF;          /* USART0 RX interrupt flag. Automatically cleared */
 146 sbit __at 0x89 RFTXRXIF;        /* RF TX/RX complete interrupt flag. Automatically cleared */
 147
 148 #define TCON_URX1IF     (1 << 7)
 149 #define TCON_I2SRXIF    (1 << 7)
 150 #define TCON_ADCIF      (1 << 5)
 151 #define TCON_URX0IF     (1 << 3)
 152 #define TCON_RFTXRXIF   (1 << 1)
 153
 154 /*
 155  * S0CON
 156  */
 157 sfr __at 0x98 S0CON;    /* CPU Interrupt Flag 2 */
 158
 159 sbit __at 0x98 ENCIF_0; /* AES interrupt 0. */
 160 sbit __at 0x99 ENCIF_1; /* AES interrupt 1. */
 161
 162 #define S0CON_ENCIF_1   (1 << 1)
 163 #define S0CON_ENCIF_0   (1 << 0)
 164
 165 /*
 166  * S1CON
 167  */
 168 sfr __at 0x9B S1CON;    /* CPU Interrupt Flag 3 */
 169
 170 #define S1CON_RFIF_1    (1 << 1)
 171 #define S1CON_RFIF_0    (1 << 0)
 172
 173 /*
 174  * IRCON
 175  */
 176 sfr __at 0xC0 IRCON;    /* CPU Interrupt Flag 4 */
 177
 178 sbit __at 0xC0 DMAIF;   /* DMA complete interrupt flag */
 179 sbit __at 0xC1 T1IF;    /* Timer 1 interrupt flag. Automatically cleared */
 180 sbit __at 0xC2 T2IF;    /* Timer 2 interrupt flag. Automatically cleared */
 181 sbit __at 0xC3 T3IF;    /* Timer 3 interrupt flag. Automatically cleared */
 182 sbit __at 0xC4 T4IF;    /* Timer 4 interrupt flag. Automatically cleared */
 183 sbit __at 0xC5 P0IF;    /* Port0 interrupt flag */
 184 sbit __at 0xC7 STIF;    /* Sleep Timer interrupt flag */
 185
 186 #define IRCON_DMAIF     (1 << 0)        /* DMA complete interrupt flag */
 187 #define IRCON_T1IF      (1 << 1)        /* Timer 1 interrupt flag. Automatically cleared */
 188 #define IRCON_T2IF      (1 << 2)        /* Timer 2 interrupt flag. Automatically cleared */
 189 #define IRCON_T3IF      (1 << 3)        /* Timer 3 interrupt flag. Automatically cleared */
 190 #define IRCON_T4IF      (1 << 4)        /* Timer 4 interrupt flag. Automatically cleared */
 191 #define IRCON_P0IF      (1 << 5)        /* Port0 interrupt flag */
 192 #define IRCON_STIF      (1 << 7)        /* Sleep Timer interrupt flag */
 193
 194 /*
 195  * IRCON2
 196  */
 197 sfr __at 0xE8 IRCON2;   /* CPU Interrupt Flag 5 */
 198
 199 sbit __at 0xE8 USBIF;   /* USB interrupt flag (shared with Port2) */
 200 sbit __at 0xE8 P2IF;    /* Port2 interrupt flag (shared with USB) */
 201 sbit __at 0xE9 UTX0IF;  /* USART0 TX interrupt flag */
 202 sbit __at 0xEA UTX1IF;  /* USART1 TX interrupt flag (shared with I2S TX) */
 203 sbit __at 0xEA I2STXIF; /* I2S TX interrupt flag (shared with USART1 TX) */
 204 sbit __at 0xEB P1IF;    /* Port1 interrupt flag */
 205 sbit __at 0xEC WDTIF;   /* Watchdog timer interrupt flag */
 206
 207 #define IRCON2_USBIF    (1 << 0)        /* USB interrupt flag (shared with Port2) */
 208 #define IRCON2_P2IF     (1 << 0)        /* Port2 interrupt flag (shared with USB) */
 209 #define IRCON2_UTX0IF   (1 << 1)        /* USART0 TX interrupt flag */
 210 #define IRCON2_UTX1IF   (1 << 2)        /* USART1 TX interrupt flag (shared with I2S TX) */
 211 #define IRCON2_I2STXIF  (1 << 2)        /* I2S TX interrupt flag (shared with USART1 TX) */
 212 #define IRCON2_P1IF     (1 << 3)        /* Port1 interrupt flag */
 213 #define IRCON2_WDTIF    (1 << 4)        /* Watchdog timer interrupt flag */
 214
 215 /*
 216  * IP1 - Interrupt Priority 1
 217  */
 218
 219 /*
 220  * Interrupt priority groups:
 221  *
 222  * IPG0         RFTXRX          RF              DMA
 223  * IPG1         ADC             T1              P2INT/USB
 224  * IPG2         URX0            T2              UTX0
 225  * IPG3         URX1/I2SRX      T3              UTX1 / I2STX
 226  * IPG4         ENC             T4              P1INT
 227  * IPG5         ST              P0INT           WDT
 228  *
 229  * Priority = (IP1 << 1) | IP0. Higher priority interrupts served first
 230  */
 231
 232 sfr __at 0xB9 IP1;      /* Interrupt Priority 1 */
 233 sfr __at 0xA9 IP0;      /* Interrupt Priority 0 */
 234
 235 #define IP1_IPG5        (1 << 5)
 236 #define IP1_IPG4        (1 << 4)
 237 #define IP1_IPG3        (1 << 3)
 238 #define IP1_IPG2        (1 << 2)
 239 #define IP1_IPG1        (1 << 1)
 240 #define IP1_IPG0        (1 << 0)
 241
 242 #define IP0_IPG5        (1 << 5)
 243 #define IP0_IPG4        (1 << 4)
 244 #define IP0_IPG3        (1 << 3)
 245 #define IP0_IPG2        (1 << 2)
 246 #define IP0_IPG1        (1 << 1)
 247 #define IP0_IPG0        (1 << 0)
 248
 249 /*
 250  * Timer 1
 251  */
 252 #define T1CTL_MODE_SUSPENDED    (0 << 0)
 253 #define T1CTL_MODE_FREE         (1 << 0)
 254 #define T1CTL_MODE_MODULO       (2 << 0)
 255 #define T1CTL_MODE_UP_DOWN      (3 << 0)
 256 #define T1CTL_MODE_MASK         (3 << 0)
 257 #define T1CTL_DIV_1             (0 << 2)
 258 #define T1CTL_DIV_8             (1 << 2)
 259 #define T1CTL_DIV_32            (2 << 2)
 260 #define T1CTL_DIV_128           (3 << 2)
 261 #define T1CTL_DIV_MASK          (3 << 2)
 262 #define T1CTL_OVFIF             (1 << 4)
 263 #define T1CTL_CH0IF             (1 << 5)
 264 #define T1CTL_CH1IF             (1 << 6)
 265 #define T1CTL_CH2IF             (1 << 7)
 266
 267 #define T1CCTL_NO_CAPTURE       (0 << 0)
 268 #define T1CCTL_CAPTURE_RISING   (1 << 0)
 269 #define T1CCTL_CAPTURE_FALLING  (2 << 0)
 270 #define T1CCTL_CAPTURE_BOTH     (3 << 0)
 271 #define T1CCTL_CAPTURE_MASK     (3 << 0)
 272
 273 #define T1CCTL_MODE_CAPTURE     (0 << 2)
 274 #define T1CCTL_MODE_COMPARE     (1 << 2)
 275
 276 #define T1CTL_CMP_SET           (0 << 3)
 277 #define T1CTL_CMP_CLEAR         (1 << 3)
 278 #define T1CTL_CMP_TOGGLE        (2 << 3)
 279 #define T1CTL_CMP_SET_CLEAR     (3 << 3)
 280 #define T1CTL_CMP_CLEAR_SET     (4 << 3)
 281
 282 #define T1CTL_IM_DISABLED       (0 << 6)
 283 #define T1CTL_IM_ENABLED        (1 << 6)
 284
 285 #define T1CTL_CPSEL_NORMAL      (0 << 7)
 286 #define T1CTL_CPSEL_RF          (1 << 7)
 287
 288 /*
 289  * Timer 3 and Timer 4
 290  */
 291
 292 /* Timer count */
 293 sfr __at 0xCA T3CNT;
 294 sfr __at 0xEA T4CNT;
 295
 296 /* Timer control */
 297
 298 sfr __at 0xCB T3CTL;
 299 sfr __at 0xEB T4CTL;
 300
 301 #define TxCTL_DIV_1             (0 << 5)
 302 #define TxCTL_DIV_2             (1 << 5)
 303 #define TxCTL_DIV_4             (2 << 5)
 304 #define TxCTL_DIV_8             (3 << 5)
 305 #define TxCTL_DIV_16            (4 << 5)
 306 #define TxCTL_DIV_32            (5 << 5)
 307 #define TxCTL_DIV_64            (6 << 5)
 308 #define TxCTL_DIV_128           (7 << 5)
 309 #define TxCTL_START             (1 << 4)
 310 #define TxCTL_OVFIM             (1 << 3)
 311 #define TxCTL_CLR               (1 << 2)
 312 #define TxCTL_MODE_FREE         (0 << 0)
 313 #define TxCTL_MODE_DOWN         (1 << 0)
 314 #define TxCTL_MODE_MODULO       (2 << 0)
 315 #define TxCTL_MODE_UP_DOWN      (3 << 0)
 316
 317 /* Timer 4 channel 0 compare control */
 318
 319 sfr __at 0xCC T3CCTL0;
 320 sfr __at 0xCE T3CCTL1;
 321 sfr __at 0xEC T4CCTL0;
 322 sfr __at 0xEE T4CCTL1;
 323
 324 #define TxCCTLy_IM                      (1 << 6)
 325 #define TxCCTLy_CMP_SET                 (0 << 3)
 326 #define TxCCTLy_CMP_CLEAR               (1 << 3)
 327 #define TxCCTLy_CMP_TOGGLE              (2 << 3)
 328 #define TxCCTLy_CMP_SET_UP_CLEAR_DOWN   (3 << 3)
 329 #define TxCCTLy_CMP_CLEAR_UP_SET_DOWN   (4 << 3)
 330 #define TxCCTLy_CMP_SET_CLEAR_FF        (5 << 3)
 331 #define TxCCTLy_CMP_CLEAR_SET_00        (6 << 3)
 332 #define TxCCTLy_CMP_MODE_ENABLE         (1 << 2)
 333
 334 /* Timer compare value */
 335 sfr __at 0xCD T3CC0;
 336 sfr __at 0xCF T3CC1;
 337 sfr __at 0xED T4CC0;
 338 sfr __at 0xEF T4CC1;
 339
 340 /*
 341  * Peripheral control
 342  */
 343
 344 sfr __at 0xf1 PERCFG;
 345 #define PERCFG_T1CFG_ALT_1      (0 << 6)
 346 #define PERCFG_T1CFG_ALT_2      (1 << 6)
 347 #define PERCFG_T1CFG_ALT_MASK   (1 << 6)
 348
 349 #define PERCFG_T3CFG_ALT_1      (0 << 5)
 350 #define PERCFG_T3CFG_ALT_2      (1 << 5)
 351 #define PERCFG_T3CFG_ALT_MASK   (1 << 5)
 352
 353 #define PERCFG_T4CFG_ALT_1      (0 << 4)
 354 #define PERCFG_T4CFG_ALT_2      (1 << 4)
 355 #define PERCFG_T4CFG_ALT_MASK   (1 << 4)
 356
 357 #define PERCFG_U1CFG_ALT_1      (0 << 1)
 358 #define PERCFG_U1CFG_ALT_2      (1 << 1)
 359 #define PERCFG_U1CFG_ALT_MASK   (1 << 1)
 360
 361 #define PERCFG_U0CFG_ALT_1      (0 << 0)
 362 #define PERCFG_U0CFG_ALT_2      (1 << 0)
 363 #define PERCFG_U0CFG_ALT_MASK   (1 << 0)
 364
 365 /* directly addressed USB registers */
 366 __xdata __at (0xde00) volatile uint8_t USBADDR;
 367 __xdata __at (0xde01) volatile uint8_t USBPOW;
 368 __xdata __at (0xde02) volatile uint8_t USBIIF;
 369
 370 __xdata __at (0xde04) volatile uint8_t USBOIF;
 371
 372 __xdata __at (0xde06) volatile uint8_t USBCIF;
 373
 374 # define USBCIF_SOFIF           (1 << 3)
 375 # define USBCIF_RSTIF           (1 << 2)
 376 # define USBCIF_RESUMEIF        (1 << 1)
 377 # define USBCIF_SUSPENDIF       (1 << 0)
 378
 379 __xdata __at (0xde07) volatile uint8_t USBIIE;
 380
 381 __xdata __at (0xde09) volatile uint8_t USBOIE;
 382
 383 __xdata __at (0xde0b) volatile uint8_t USBCIE;
 384
 385 # define USBCIE_SOFIE           (1 << 3)
 386 # define USBCIE_RSTIE           (1 << 2)
 387 # define USBCIE_RESUMEIE        (1 << 1)
 388 # define USBCIE_SUSPENDIE       (1 << 0)
 389
 390 __xdata __at (0xde0c) volatile uint8_t USBFRML;
 391 __xdata __at (0xde0d) volatile uint8_t USBFRMH;
 392 __xdata __at (0xde0e) volatile uint8_t USBINDEX;
 393
 394 /* indexed USB registers, must set USBINDEX to 0-5 */
 395 __xdata __at (0xde10) volatile uint8_t USBMAXI;
 396 __xdata __at (0xde11) volatile uint8_t USBCS0;
 397
 398 # define USBCS0_CLR_SETUP_END           (1 << 7)
 399 # define USBCS0_CLR_OUTPKT_RDY          (1 << 6)
 400 # define USBCS0_SEND_STALL              (1 << 5)
 401 # define USBCS0_SETUP_END               (1 << 4)
 402 # define USBCS0_DATA_END                (1 << 3)
 403 # define USBCS0_SENT_STALL              (1 << 2)
 404 # define USBCS0_INPKT_RDY               (1 << 1)
 405 # define USBCS0_OUTPKT_RDY              (1 << 0)
 406
 407 __xdata __at (0xde11) volatile uint8_t USBCSIL;
 408
 409 # define USBCSIL_CLR_DATA_TOG           (1 << 6)
 410 # define USBCSIL_SENT_STALL             (1 << 5)
 411 # define USBCSIL_SEND_STALL             (1 << 4)
 412 # define USBCSIL_FLUSH_PACKET           (1 << 3)
 413 # define USBCSIL_UNDERRUN               (1 << 2)
 414 # define USBCSIL_PKT_PRESENT            (1 << 1)
 415 # define USBCSIL_INPKT_RDY              (1 << 0)
 416
 417 __xdata __at (0xde12) volatile uint8_t USBCSIH;
 418
 419 # define USBCSIH_AUTOSET                (1 << 7)
 420 # define USBCSIH_ISO                    (1 << 6)
 421 # define USBCSIH_FORCE_DATA_TOG         (1 << 3)
 422 # define USBCSIH_IN_DBL_BUF             (1 << 0)
 423
 424 __xdata __at (0xde13) volatile uint8_t USBMAXO;
 425 __xdata __at (0xde14) volatile uint8_t USBCSOL;
 426
 427 # define USBCSOL_CLR_DATA_TOG           (1 << 7)
 428 # define USBCSOL_SENT_STALL             (1 << 6)
 429 # define USBCSOL_SEND_STALL             (1 << 5)
 430 # define USBCSOL_FLUSH_PACKET           (1 << 4)
 431 # define USBCSOL_DATA_ERROR             (1 << 3)
 432 # define USBCSOL_OVERRUN                (1 << 2)
 433 # define USBCSOL_FIFO_FULL              (1 << 1)
 434 # define USBCSOL_OUTPKT_RDY             (1 << 0)
 435
 436 __xdata __at (0xde15) volatile uint8_t USBCSOH;
 437
 438 # define USBCSOH_AUTOCLEAR              (1 << 7)
 439 # define USBCSOH_ISO                    (1 << 6)
 440 # define USBCSOH_OUT_DBL_BUF            (1 << 0)
 441
 442 __xdata __at (0xde16) volatile uint8_t USBCNT0;
 443 __xdata __at (0xde16) volatile uint8_t USBCNTL;
 444 __xdata __at (0xde17) volatile uint8_t USBCNTH;
 445
 446 __xdata __at (0xde20) volatile uint8_t USBFIFO[12];
 447
 448 /* ADC Data register, low and high */
 449 sfr at 0xBA ADCL;
 450 sfr at 0xBB ADCH;
 451 __xdata __at (0xDFBA) volatile uint16_t ADCXDATA;
 452
 453 /* ADC Control Register 1 */
 454 sfr at 0xB4 ADCCON1;
 455
 456 # define ADCCON1_EOC            (1 << 7)        /* conversion complete */
 457 # define ADCCON1_ST             (1 << 6)        /* start conversion */
 458
 459 # define ADCCON1_STSEL_MASK     (3 << 4)        /* start select */
 460 # define ADCCON1_STSEL_EXTERNAL (0 << 4)        /* P2_0 pin triggers */
 461 # define ADCCON1_STSEL_FULLSPEED (1 << 4)       /* full speed, no waiting */
 462 # define ADCCON1_STSEL_TIMER1   (2 << 4)        /* timer 1 channel 0 */
 463 # define ADCCON1_STSEL_START    (3 << 4)        /* set start bit */
 464
 465 # define ADCCON1_RCTRL_MASK     (3 << 2)        /* random number control */
 466 # define ADCCON1_RCTRL_COMPLETE (0 << 2)        /* operation completed */
 467 # define ADCCON1_RCTRL_CLOCK_LFSR (1 << 2)      /* Clock the LFSR once */
 468
 469 /* ADC Control Register 2 */
 470 sfr at 0xB5 ADCCON2;
 471
 472 # define ADCCON2_SREF_MASK      (3 << 6)        /* reference voltage */
 473 # define ADCCON2_SREF_1_25V     (0 << 6)        /* internal 1.25V */
 474 # define ADCCON2_SREF_EXTERNAL  (1 << 6)        /* external on AIN7 cc1110 */
 475 # define ADCCON2_SREF_VDD       (2 << 6)        /* VDD on the AVDD pin */
 476 # define ADCCON2_SREF_EXTERNAL_DIFF (3 << 6)    /* external on AIN6-7 cc1110 */
 477
 478 # define ADCCON2_SDIV_MASK      (3 << 4)        /* decimation rate */
 479 # define ADCCON2_SDIV_64        (0 << 4)        /* 7 bits */
 480 # define ADCCON2_SDIV_128       (1 << 4)        /* 9 bits */
 481 # define ADCCON2_SDIV_256       (2 << 4)        /* 10 bits */
 482 # define ADCCON2_SDIV_512       (3 << 4)        /* 12 bits */
 483
 484 # define ADCCON2_SCH_MASK       (0xf << 0)      /* Sequence channel select */
 485 # define ADCCON2_SCH_SHIFT      0
 486 # define ADCCON2_SCH_AIN0       (0 << 0)
 487 # define ADCCON2_SCH_AIN1       (1 << 0)
 488 # define ADCCON2_SCH_AIN2       (2 << 0)
 489 # define ADCCON2_SCH_AIN3       (3 << 0)
 490 # define ADCCON2_SCH_AIN4       (4 << 0)
 491 # define ADCCON2_SCH_AIN5       (5 << 0)
 492 # define ADCCON2_SCH_AIN6       (6 << 0)
 493 # define ADCCON2_SCH_AIN7       (7 << 0)
 494 # define ADCCON2_SCH_AIN0_AIN1  (8 << 0)
 495 # define ADCCON2_SCH_AIN2_AIN3  (9 << 0)
 496 # define ADCCON2_SCH_AIN4_AIN5  (0xa << 0)
 497 # define ADCCON2_SCH_AIN6_AIN7  (0xb << 0)
 498 # define ADCCON2_SCH_GND        (0xc << 0)
 499 # define ADCCON2_SCH_VREF       (0xd << 0)
 500 # define ADCCON2_SCH_TEMP       (0xe << 0)
 501 # define ADCCON2_SCH_VDD_3      (0xf << 0)
 502
 503
 504 /* ADC Control Register 3 */
 505 sfr at 0xB6 ADCCON3;
 506
 507 # define ADCCON3_EREF_MASK      (3 << 6)        /* extra conversion reference */
 508 # define ADCCON3_EREF_1_25      (0 << 6)        /* internal 1.25V */
 509 # define ADCCON3_EREF_EXTERNAL  (1 << 6)        /* external AIN7 cc1110 */
 510 # define ADCCON3_EREF_VDD       (2 << 6)        /* VDD on the AVDD pin */
 511 # define ADCCON3_EREF_EXTERNAL_DIFF (3 << 6)    /* external AIN6-7 cc1110 */
 512 # define ADCCON3_EDIV_MASK      (3 << 4)        /* extral decimation */
 513 # define ADCCON3_EDIV_64        (0 << 4)        /* 7 bits */
 514 # define ADCCON3_EDIV_128       (1 << 4)        /* 9 bits */
 515 # define ADCCON3_EDIV_256       (2 << 4)        /* 10 bits */
 516 # define ADCCON3_EDIV_512       (3 << 4)        /* 12 bits */
 517 # define ADCCON3_ECH_MASK       (0xf << 0)      /* Sequence channel select */
 518 # define ADCCON3_ECH_SHIFT      0
 519 # define ADCCON3_ECH_AIN0       (0 << 0)
 520 # define ADCCON3_ECH_AIN1       (1 << 0)
 521 # define ADCCON3_ECH_AIN2       (2 << 0)
 522 # define ADCCON3_ECH_AIN3       (3 << 0)
 523 # define ADCCON3_ECH_AIN4       (4 << 0)
 524 # define ADCCON3_ECH_AIN5       (5 << 0)
 525 # define ADCCON3_ECH_AIN6       (6 << 0)
 526 # define ADCCON3_ECH_AIN7       (7 << 0)
 527 # define ADCCON3_ECH_AIN0_AIN1  (8 << 0)
 528 # define ADCCON3_ECH_AIN2_AIN3  (9 << 0)
 529 # define ADCCON3_ECH_AIN4_AIN5  (0xa << 0)
 530 # define ADCCON3_ECH_AIN6_AIN7  (0xb << 0)
 531 # define ADCCON3_ECH_GND        (0xc << 0)
 532 # define ADCCON3_ECH_VREF       (0xd << 0)
 533 # define ADCCON3_ECH_TEMP       (0xe << 0)
 534 # define ADCCON3_ECH_VDD_3      (0xf << 0)
 535
 536 /*
 537  * ADC configuration register, this selects which
 538  * GPIO pins are to be used as ADC inputs
 539  */
 540 sfr at 0xF2 ADCCFG;
 541
 542 /*
 543  * Watchdog timer
 544  */
 545
 546 sfr at 0xc9 WDCTL;
 547
 548 #define WDCTL_CLEAR_FIRST       (0xa << 4)
 549 #define WDCTL_CLEAR_SECOND      (0x5 << 4)
 550 #define WDCTL_EN                (1 << 3)
 551 #define WDCTL_MODE_WATCHDOG     (0 << 2)
 552 #define WDCTL_MODE_TIMER        (1 << 2)
 553 #define WDCTL_MODE_MASK         (1 << 2)
 554 #define WDCTL_INT_32768         (0 << 0)
 555 #define WDCTL_INT_8192          (1 << 0)
 556 #define WDCTL_INT_512           (2 << 0)
 557 #define WDCTL_INT_64            (3 << 0)
 558
 559 /*
 560  * Pin selectors, these set which pins are
 561  * using their peripheral function
 562  */
 563 sfr at 0xF3 P0SEL;
 564 sfr at 0xF4 P1SEL;
 565 sfr at 0xF5 P2SEL;
 566
 567 #define P2SEL_PRI3P1_USART0             (0 << 6)
 568 #define P2SEL_PRI3P1_USART1             (1 << 6)
 569 #define P2SEL_PRI3P1_MASK               (1 << 6)
 570 #define P2SEL_PRI2P1_USART1             (0 << 5)
 571 #define P2SEL_PRI2P1_TIMER3             (1 << 5)
 572 #define P2SEL_PRI2P1_MASK               (1 << 5)
 573 #define P2SEL_PRI1P1_TIMER1             (0 << 4)
 574 #define P2SEL_PRI1P1_TIMER4             (1 << 4)
 575 #define P2SEL_PRI1P1_MASK               (1 << 4)
 576 #define P2SEL_PRI0P1_USART0             (0 << 3)
 577 #define P2SEL_PRI0P1_TIMER1             (1 << 3)
 578 #define P2SEL_PRI0P1_MASK               (1 << 3)
 579 #define P2SEL_SELP2_4_GPIO              (0 << 2)
 580 #define P2SEL_SELP2_4_PERIPHERAL        (1 << 2)
 581 #define P2SEL_SELP2_4_MASK              (1 << 2)
 582 #define P2SEL_SELP2_3_GPIO              (0 << 1)
 583 #define P2SEL_SELP2_3_PERIPHERAL        (1 << 1)
 584 #define P2SEL_SELP2_3_MASK              (1 << 1)
 585 #define P2SEL_SELP2_0_GPIO              (0 << 0)
 586 #define P2SEL_SELP2_0_PERIPHERAL        (1 << 0)
 587 #define P2SEL_SELP2_0_MASK              (1 << 0)
 588
 589 /*
 590  * For pins used as GPIOs, these set which are used as outputs
 591  */
 592 sfr at 0xFD P0DIR;
 593 sfr at 0xFE P1DIR;
 594 sfr at 0xFF P2DIR;
 595
 596 sfr at 0x8F P0INP;
 597
 598 /* Select between tri-state and pull up/down
 599  * for pins P0_0 - P0_7.
 600  */
 601 #define P0INP_MDP0_7_PULL       (0 << 7)
 602 #define P0INP_MDP0_7_TRISTATE   (1 << 7)
 603 #define P0INP_MDP0_6_PULL       (0 << 6)
 604 #define P0INP_MDP0_6_TRISTATE   (1 << 6)
 605 #define P0INP_MDP0_5_PULL       (0 << 5)
 606 #define P0INP_MDP0_5_TRISTATE   (1 << 5)
 607 #define P0INP_MDP0_4_PULL       (0 << 4)
 608 #define P0INP_MDP0_4_TRISTATE   (1 << 4)
 609 #define P0INP_MDP0_3_PULL       (0 << 3)
 610 #define P0INP_MDP0_3_TRISTATE   (1 << 3)
 611 #define P0INP_MDP0_2_PULL       (0 << 2)
 612 #define P0INP_MDP0_2_TRISTATE   (1 << 2)
 613 #define P0INP_MDP0_1_PULL       (0 << 1)
 614 #define P0INP_MDP0_1_TRISTATE   (1 << 1)
 615 #define P0INP_MDP0_0_PULL       (0 << 0)
 616 #define P0INP_MDP0_0_TRISTATE   (1 << 0)
 617
 618 sfr at 0xF6 P1INP;
 619
 620 /* Select between tri-state and pull up/down
 621  * for pins P1_2 - P1_7. Pins P1_0 and P1_1 are
 622  * always tri-stated
 623  */
 624 #define P1INP_MDP1_7_PULL       (0 << 7)
 625 #define P1INP_MDP1_7_TRISTATE   (1 << 7)
 626 #define P1INP_MDP1_6_PULL       (0 << 6)
 627 #define P1INP_MDP1_6_TRISTATE   (1 << 6)
 628 #define P1INP_MDP1_5_PULL       (0 << 5)
 629 #define P1INP_MDP1_5_TRISTATE   (1 << 5)
 630 #define P1INP_MDP1_4_PULL       (0 << 4)
 631 #define P1INP_MDP1_4_TRISTATE   (1 << 4)
 632 #define P1INP_MDP1_3_PULL       (0 << 3)
 633 #define P1INP_MDP1_3_TRISTATE   (1 << 3)
 634 #define P1INP_MDP1_2_PULL       (0 << 2)
 635 #define P1INP_MDP1_2_TRISTATE   (1 << 2)
 636
 637 sfr at 0xF7 P2INP;
 638 /* P2INP has three extra bits which are used to choose
 639  * between pull-up and pull-down when they are not tri-stated
 640  */
 641 #define P2INP_PDUP2_PULL_UP     (0 << 7)
 642 #define P2INP_PDUP2_PULL_DOWN   (1 << 7)
 643 #define P2INP_PDUP1_PULL_UP     (0 << 6)
 644 #define P2INP_PDUP1_PULL_DOWN   (1 << 6)
 645 #define P2INP_PDUP0_PULL_UP     (0 << 5)
 646 #define P2INP_PDUP0_PULL_DOWN   (1 << 5)
 647
 648 /* For the P2 pins, choose between tri-state and pull up/down
 649  * mode
 650  */
 651 #define P2INP_MDP2_4_PULL       (0 << 4)
 652 #define P2INP_MDP2_4_TRISTATE   (1 << 4)
 653 #define P2INP_MDP2_3_PULL       (0 << 3)
 654 #define P2INP_MDP2_3_TRISTATE   (1 << 3)
 655 #define P2INP_MDP2_2_PULL       (0 << 2)
 656 #define P2INP_MDP2_2_TRISTATE   (1 << 2)
 657 #define P2INP_MDP2_1_PULL       (0 << 1)
 658 #define P2INP_MDP2_1_TRISTATE   (1 << 1)
 659 #define P2INP_MDP2_0_PULL       (0 << 0)
 660 #define P2INP_MDP2_0_TRISTATE   (1 << 0)
 661
 662 /* GPIO interrupt status flags */
 663 sfr at 0x89 P0IFG;
 664 sfr at 0x8A P1IFG;
 665 sfr at 0x8B P2IFG;
 666
 667 #define P0IFG_USB_RESUME        (1 << 7)
 668
 669 sfr at 0x8C PICTL;
 670 #define PICTL_P2IEN     (1 << 5)
 671 #define PICTL_P0IENH    (1 << 4)
 672 #define PICTL_P0IENL    (1 << 3)
 673 #define PICTL_P2ICON    (1 << 2)
 674 #define PICTL_P1ICON    (1 << 1)
 675 #define PICTL_P0ICON    (1 << 0)
 676
 677 /* GPIO pins */
 678 sfr at 0x80 P0;
 679
 680 sbit at 0x80 P0_0;
 681 sbit at 0x81 P0_1;
 682 sbit at 0x82 P0_2;
 683 sbit at 0x83 P0_3;
 684 sbit at 0x84 P0_4;
 685 sbit at 0x85 P0_5;
 686 sbit at 0x86 P0_6;
 687 sbit at 0x87 P0_7;
 688
 689 sfr at 0x90 P1;
 690
 691 sbit at 0x90 P1_0;
 692 sbit at 0x91 P1_1;
 693 sbit at 0x92 P1_2;
 694 sbit at 0x93 P1_3;
 695 sbit at 0x94 P1_4;
 696 sbit at 0x95 P1_5;
 697 sbit at 0x96 P1_6;
 698 sbit at 0x97 P1_7;
 699
 700 sfr at 0xa0 P2;
 701
 702 sbit at 0xa0 P2_0;
 703 sbit at 0xa1 P2_1;
 704 sbit at 0xa2 P2_2;
 705 sbit at 0xa3 P2_3;
 706 sbit at 0xa4 P2_4;
 707
 708 /* DMA controller */
 709 struct cc_dma_channel {
 710         uint8_t src_high;
 711         uint8_t src_low;
 712         uint8_t dst_high;
 713         uint8_t dst_low;
 714         uint8_t len_high;
 715         uint8_t len_low;
 716         uint8_t cfg0;
 717         uint8_t cfg1;
 718 };
 719
 720 # define DMA_LEN_HIGH_VLEN_MASK         (7 << 5)
 721 # define DMA_LEN_HIGH_VLEN_LEN          (0 << 5)
 722 # define DMA_LEN_HIGH_VLEN_PLUS_1       (1 << 5)
 723 # define DMA_LEN_HIGH_VLEN              (2 << 5)
 724 # define DMA_LEN_HIGH_VLEN_PLUS_2       (3 << 5)
 725 # define DMA_LEN_HIGH_VLEN_PLUS_3       (4 << 5)
 726 # define DMA_LEN_HIGH_MASK              (0x1f)
 727
 728 # define DMA_CFG0_WORDSIZE_8            (0 << 7)
 729 # define DMA_CFG0_WORDSIZE_16           (1 << 7)
 730 # define DMA_CFG0_TMODE_MASK            (3 << 5)
 731 # define DMA_CFG0_TMODE_SINGLE          (0 << 5)
 732 # define DMA_CFG0_TMODE_BLOCK           (1 << 5)
 733 # define DMA_CFG0_TMODE_REPEATED_SINGLE (2 << 5)
 734 # define DMA_CFG0_TMODE_REPEATED_BLOCK  (3 << 5)
 735
 736 /*
 737  * DMA triggers
 738  */
 739 # define DMA_CFG0_TRIGGER_NONE          0
 740 # define DMA_CFG0_TRIGGER_PREV          1
 741 # define DMA_CFG0_TRIGGER_T1_CH0        2
 742 # define DMA_CFG0_TRIGGER_T1_CH1        3
 743 # define DMA_CFG0_TRIGGER_T1_CH2        4
 744 # define DMA_CFG0_TRIGGER_T2_OVFL       6
 745 # define DMA_CFG0_TRIGGER_T3_CH0        7
 746 # define DMA_CFG0_TRIGGER_T3_CH1        8
 747 # define DMA_CFG0_TRIGGER_T4_CH0        9
 748 # define DMA_CFG0_TRIGGER_T4_CH1        10
 749 # define DMA_CFG0_TRIGGER_IOC_0         12
 750 # define DMA_CFG0_TRIGGER_IOC_1         13
 751 # define DMA_CFG0_TRIGGER_URX0          14
 752 # define DMA_CFG0_TRIGGER_UTX0          15
 753 # define DMA_CFG0_TRIGGER_URX1          16
 754 # define DMA_CFG0_TRIGGER_UTX1          17
 755 # define DMA_CFG0_TRIGGER_FLASH         18
 756 # define DMA_CFG0_TRIGGER_RADIO         19
 757 # define DMA_CFG0_TRIGGER_ADC_CHALL     20
 758 # define DMA_CFG0_TRIGGER_ADC_CH0       21
 759 # define DMA_CFG0_TRIGGER_ADC_CH1       22
 760 # define DMA_CFG0_TRIGGER_ADC_CH2       23
 761 # define DMA_CFG0_TRIGGER_ADC_CH3       24
 762 # define DMA_CFG0_TRIGGER_ADC_CH4       25
 763 # define DMA_CFG0_TRIGGER_ADC_CH5       26
 764 # define DMA_CFG0_TRIGGER_ADC_CH6       27
 765 # define DMA_CFG0_TRIGGER_I2SRX         27
 766 # define DMA_CFG0_TRIGGER_ADC_CH7       28
 767 # define DMA_CFG0_TRIGGER_I2STX         28
 768 # define DMA_CFG0_TRIGGER_ENC_DW        29
 769 # define DMA_CFG0_TRIGGER_DNC_UP        30
 770
 771 # define DMA_CFG1_SRCINC_MASK           (3 << 6)
 772 # define DMA_CFG1_SRCINC_0              (0 << 6)
 773 # define DMA_CFG1_SRCINC_1              (1 << 6)
 774 # define DMA_CFG1_SRCINC_2              (2 << 6)
 775 # define DMA_CFG1_SRCINC_MINUS_1        (3 << 6)
 776
 777 # define DMA_CFG1_DESTINC_MASK          (3 << 4)
 778 # define DMA_CFG1_DESTINC_0             (0 << 4)
 779 # define DMA_CFG1_DESTINC_1             (1 << 4)
 780 # define DMA_CFG1_DESTINC_2             (2 << 4)
 781 # define DMA_CFG1_DESTINC_MINUS_1       (3 << 4)
 782
 783 # define DMA_CFG1_IRQMASK               (1 << 3)
 784 # define DMA_CFG1_M8                    (1 << 2)
 785
 786 # define DMA_CFG1_PRIORITY_MASK         (3 << 0)
 787 # define DMA_CFG1_PRIORITY_LOW          (0 << 0)
 788 # define DMA_CFG1_PRIORITY_NORMAL       (1 << 0)
 789 # define DMA_CFG1_PRIORITY_HIGH         (2 << 0)
 790
 791 /*
 792  * DMAARM - DMA Channel Arm
 793  */
 794
 795 sfr at 0xD6 DMAARM;
 796
 797 # define DMAARM_ABORT                   (1 << 7)
 798 # define DMAARM_DMAARM4                 (1 << 4)
 799 # define DMAARM_DMAARM3                 (1 << 3)
 800 # define DMAARM_DMAARM2                 (1 << 2)
 801 # define DMAARM_DMAARM1                 (1 << 1)
 802 # define DMAARM_DMAARM0                 (1 << 0)
 803
 804 /*
 805  * DMAREQ - DMA Channel Start Request and Status
 806  */
 807
 808 sfr at 0xD7 DMAREQ;
 809
 810 # define DMAREQ_DMAREQ4                 (1 << 4)
 811 # define DMAREQ_DMAREQ3                 (1 << 3)
 812 # define DMAREQ_DMAREQ2                 (1 << 2)
 813 # define DMAREQ_DMAREQ1                 (1 << 1)
 814 # define DMAREQ_DMAREQ0                 (1 << 0)
 815
 816 /*
 817  * DMA configuration 0 address
 818  */
 819
 820 sfr at 0xD5 DMA0CFGH;
 821 sfr at 0xD4 DMA0CFGL;
 822
 823 /*
 824  * DMA configuration 1-4 address
 825  */
 826
 827 sfr at 0xD3 DMA1CFGH;
 828 sfr at 0xD2 DMA1CFGL;
 829
 830 /*
 831  * DMAIRQ - DMA Interrupt Flag
 832  */
 833
 834 sfr at 0xD1 DMAIRQ;
 835
 836 # define DMAIRQ_DMAIF4                  (1 << 4)
 837 # define DMAIRQ_DMAIF3                  (1 << 3)
 838 # define DMAIRQ_DMAIF2                  (1 << 2)
 839 # define DMAIRQ_DMAIF1                  (1 << 1)
 840 # define DMAIRQ_DMAIF0                  (1 << 0)
 841
 842 /*
 843  * UART registers
 844  */
 845
 846 /* USART config/status registers */
 847 sfr at 0x86 U0CSR;
 848 sfr at 0xF8 U1CSR;
 849
 850 # define UxCSR_MODE_UART                (1 << 7)
 851 # define UxCSR_MODE_SPI                 (0 << 7)
 852 # define UxCSR_RE                       (1 << 6)
 853 # define UxCSR_SLAVE                    (1 << 5)
 854 # define UxCSR_MASTER                   (0 << 5)
 855 # define UxCSR_FE                       (1 << 4)
 856 # define UxCSR_ERR                      (1 << 3)
 857 # define UxCSR_RX_BYTE                  (1 << 2)
 858 # define UxCSR_TX_BYTE                  (1 << 1)
 859 # define UxCSR_ACTIVE                   (1 << 0)
 860
 861 /* UART configuration registers */
 862 sfr at 0xc4 U0UCR;
 863 sfr at 0xfb U1UCR;
 864
 865 # define UxUCR_FLUSH                    (1 << 7)
 866 # define UxUCR_FLOW_DISABLE             (0 << 6)
 867 # define UxUCR_FLOW_ENABLE              (1 << 6)
 868 # define UxUCR_D9_EVEN_PARITY           (0 << 5)
 869 # define UxUCR_D9_ODD_PARITY            (1 << 5)
 870 # define UxUCR_BIT9_8_BITS              (0 << 4)
 871 # define UxUCR_BIT9_9_BITS              (1 << 4)
 872 # define UxUCR_PARITY_DISABLE           (0 << 3)
 873 # define UxUCR_PARITY_ENABLE            (1 << 3)
 874 # define UxUCR_SPB_1_STOP_BIT           (0 << 2)
 875 # define UxUCR_SPB_2_STOP_BITS          (1 << 2)
 876 # define UxUCR_STOP_LOW                 (0 << 1)
 877 # define UxUCR_STOP_HIGH                (1 << 1)
 878 # define UxUCR_START_LOW                (0 << 0)
 879 # define UxUCR_START_HIGH               (1 << 0)
 880
 881 /* USART General configuration registers (mostly SPI) */
 882 sfr at 0xc5 U0GCR;
 883 sfr at 0xfc U1GCR;
 884
 885 # define UxGCR_CPOL_NEGATIVE            (0 << 7)
 886 # define UxGCR_CPOL_POSITIVE            (1 << 7)
 887 # define UxGCR_CPHA_FIRST_EDGE          (0 << 6)
 888 # define UxGCR_CPHA_SECOND_EDGE         (1 << 6)
 889 # define UxGCR_ORDER_LSB                (0 << 5)
 890 # define UxGCR_ORDER_MSB                (1 << 5)
 891 # define UxGCR_BAUD_E_MASK              (0x1f)
 892 # define UxGCR_BAUD_E_SHIFT             0
 893
 894 /* USART data registers */
 895 sfr at 0xc1 U0DBUF;
 896 __xdata __at (0xDFC1) volatile uint8_t U0DBUFXADDR;
 897 sfr at 0xf9 U1DBUF;
 898 __xdata __at (0xDFF9) volatile uint8_t U1DBUFXADDR;
 899
 900 /* USART baud rate registers, M value */
 901 sfr at 0xc2 U0BAUD;
 902 sfr at 0xfa U1BAUD;
 903
 904 /* Flash controller */
 905
 906 sfr at 0xAE FCTL;
 907 #define FCTL_BUSY               (1 << 7)
 908 #define FCTL_SWBSY              (1 << 6)
 909 #define FCTL_CONTRD_ENABLE      (1 << 4)
 910 #define FCTL_WRITE              (1 << 1)
 911 #define FCTL_ERASE              (1 << 0)
 912
 913 /* Flash write data. Write two bytes here */
 914 sfr at 0xAF FWDATA;
 915 __xdata __at (0xDFAF) volatile uint8_t FWDATAXADDR;
 916
 917 /* Flash write/erase address */
 918 sfr at 0xAD FADDRH;
 919 sfr at 0xAC FADDRL;
 920
 921 /* Flash timing */
 922 sfr at 0xAB FWT;
 923
 924 /* Radio */
 925
 926 sfr at 0xD9 RFD;
 927 __xdata at (0xDFD9) volatile uint8_t RFDXADDR;
 928
 929 sfr at 0xE9 RFIF;
 930 #define RFIF_IM_TXUNF   (1 << 7)
 931 #define RFIF_IM_RXOVF   (1 << 6)
 932 #define RFIF_IM_TIMEOUT (1 << 5)
 933 #define RFIF_IM_DONE    (1 << 4)
 934 #define RFIF_IM_CS      (1 << 3)
 935 #define RFIF_IM_PQT     (1 << 2)
 936 #define RFIF_IM_CCA     (1 << 1)
 937 #define RFIF_IM_SFD     (1 << 0)
 938
 939 sfr at 0x91 RFIM;
 940 #define RFIM_IM_TXUNF   (1 << 7)
 941 #define RFIM_IM_RXOVF   (1 << 6)
 942 #define RFIM_IM_TIMEOUT (1 << 5)
 943 #define RFIM_IM_DONE    (1 << 4)
 944 #define RFIM_IM_CS      (1 << 3)
 945 #define RFIM_IM_PQT     (1 << 2)
 946 #define RFIM_IM_CCA     (1 << 1)
 947 #define RFIM_IM_SFD     (1 << 0)
 948
 949 sfr at 0xE1 RFST;
 950
 951 #define RFST_SFSTXON    0x00
 952 #define RFST_SCAL       0x01
 953 #define RFST_SRX        0x02
 954 #define RFST_STX        0x03
 955 #define RFST_SIDLE      0x04
 956
 957 __xdata __at (0xdf00) uint8_t RF[0x3c];
 958
 959 __xdata __at (0xdf2f) uint8_t RF_IOCFG2;
 960 #define RF_IOCFG2_OFF   0x2f
 961
 962 __xdata __at (0xdf30) uint8_t RF_IOCFG1;
 963 #define RF_IOCFG1_OFF   0x30
 964
 965 __xdata __at (0xdf31) uint8_t RF_IOCFG0;
 966 #define RF_IOCFG0_OFF   0x31
 967
 968 __xdata __at (0xdf00) uint8_t RF_SYNC1;
 969 #define RF_SYNC1_OFF    0x00
 970
 971 __xdata __at (0xdf01) uint8_t RF_SYNC0;
 972 #define RF_SYNC0_OFF    0x01
 973
 974 __xdata __at (0xdf02) uint8_t RF_PKTLEN;
 975 #define RF_PKTLEN_OFF   0x02
 976
 977 __xdata __at (0xdf03) uint8_t RF_PKTCTRL1;
 978 #define RF_PKTCTRL1_OFF 0x03
 979 #define PKTCTRL1_PQT_MASK                       (0x7 << 5)
 980 #define PKTCTRL1_PQT_SHIFT                      5
 981 #define PKTCTRL1_APPEND_STATUS                  (1 << 2)
 982 #define PKTCTRL1_ADR_CHK_NONE                   (0 << 0)
 983 #define PKTCTRL1_ADR_CHK_NO_BROADCAST           (1 << 0)
 984 #define PKTCTRL1_ADR_CHK_00_BROADCAST           (2 << 0)
 985 #define PKTCTRL1_ADR_CHK_00_FF_BROADCAST        (3 << 0)
 986
 987 /* If APPEND_STATUS is used, two bytes will be added to the packet data */
 988 #define PKT_APPEND_STATUS_0_RSSI_MASK           (0xff)
 989 #define PKT_APPEND_STATUS_0_RSSI_SHIFT          0
 990 #define PKT_APPEND_STATUS_1_CRC_OK              (1 << 7)
 991 #define PKT_APPEND_STATUS_1_LQI_MASK            (0x7f)
 992 #define PKT_APPEND_STATUS_1_LQI_SHIFT           0
 993
 994 __xdata __at (0xdf04) uint8_t RF_PKTCTRL0;
 995 #define RF_PKTCTRL0_OFF 0x04
 996 #define RF_PKTCTRL0_WHITE_DATA                  (1 << 6)
 997 #define RF_PKTCTRL0_PKT_FORMAT_NORMAL           (0 << 4)
 998 #define RF_PKTCTRL0_PKT_FORMAT_RANDOM           (2 << 4)
 999 #define RF_PKTCTRL0_CRC_EN                      (1 << 2)
1000 #define RF_PKTCTRL0_LENGTH_CONFIG_FIXED         (0 << 0)
1001 #define RF_PKTCTRL0_LENGTH_CONFIG_VARIABLE      (1 << 0)
1002
1003 __xdata __at (0xdf05) uint8_t RF_ADDR;
1004 #define RF_ADDR_OFF     0x05
1005
1006 __xdata __at (0xdf06) uint8_t RF_CHANNR;
1007 #define RF_CHANNR_OFF   0x06
1008
1009 __xdata __at (0xdf07) uint8_t RF_FSCTRL1;
1010 #define RF_FSCTRL1_OFF  0x07
1011
1012 #define RF_FSCTRL1_FREQ_IF_SHIFT        (0)
1013
1014 __xdata __at (0xdf08) uint8_t RF_FSCTRL0;
1015 #define RF_FSCTRL0_OFF  0x08
1016
1017 #define RF_FSCTRL0_FREQOFF_SHIFT        (0)
1018
1019 __xdata __at (0xdf09) uint8_t RF_FREQ2;
1020 #define RF_FREQ2_OFF    0x09
1021
1022 __xdata __at (0xdf0a) uint8_t RF_FREQ1;
1023 #define RF_FREQ1_OFF    0x0a
1024
1025 __xdata __at (0xdf0b) uint8_t RF_FREQ0;
1026 #define RF_FREQ0_OFF    0x0b
1027
1028 __xdata __at (0xdf0c) uint8_t RF_MDMCFG4;
1029 #define RF_MDMCFG4_OFF  0x0c
1030
1031 #define RF_MDMCFG4_CHANBW_E_SHIFT       6
1032 #define RF_MDMCFG4_CHANBW_M_SHIFT       4
1033 #define RF_MDMCFG4_DRATE_E_SHIFT        0
1034
1035 __xdata __at (0xdf0d) uint8_t RF_MDMCFG3;
1036 #define RF_MDMCFG3_OFF  0x0d
1037
1038 #define RF_MDMCFG3_DRATE_M_SHIFT        0
1039
1040 __xdata __at (0xdf0e) uint8_t RF_MDMCFG2;
1041 #define RF_MDMCFG2_OFF  0x0e
1042
1043 #define RF_MDMCFG2_DEM_DCFILT_OFF       (1 << 7)
1044 #define RF_MDMCFG2_DEM_DCFILT_ON        (0 << 7)
1045
1046 #define RF_MDMCFG2_MOD_FORMAT_MASK      (7 << 4)
1047 #define RF_MDMCFG2_MOD_FORMAT_2_FSK     (0 << 4)
1048 #define RF_MDMCFG2_MOD_FORMAT_GFSK      (1 << 4)
1049 #define RF_MDMCFG2_MOD_FORMAT_ASK_OOK   (3 << 4)
1050 #define RF_MDMCFG2_MOD_FORMAT_MSK       (7 << 4)
1051
1052 #define RF_MDMCFG2_MANCHESTER_EN        (1 << 3)
1053
1054 #define RF_MDMCFG2_SYNC_MODE_MASK               (0x7 << 0)
1055 #define RF_MDMCFG2_SYNC_MODE_NONE               (0x0 << 0)
1056 #define RF_MDMCFG2_SYNC_MODE_15_16              (0x1 << 0)
1057 #define RF_MDMCFG2_SYNC_MODE_16_16              (0x2 << 0)
1058 #define RF_MDMCFG2_SYNC_MODE_30_32              (0x3 << 0)
1059 #define RF_MDMCFG2_SYNC_MODE_NONE_THRES         (0x4 << 0)
1060 #define RF_MDMCFG2_SYNC_MODE_15_16_THRES        (0x5 << 0)
1061 #define RF_MDMCFG2_SYNC_MODE_16_16_THRES        (0x6 << 0)
1062 #define RF_MDMCFG2_SYNC_MODE_30_32_THRES        (0x7 << 0)
1063
1064 __xdata __at (0xdf0f) uint8_t RF_MDMCFG1;
1065 #define RF_MDMCFG1_OFF  0x0f
1066
1067 #define RF_MDMCFG1_FEC_EN                       (1 << 7)
1068 #define RF_MDMCFG1_FEC_DIS                      (0 << 7)
1069
1070 #define RF_MDMCFG1_NUM_PREAMBLE_MASK            (7 << 4)
1071 #define RF_MDMCFG1_NUM_PREAMBLE_2               (0 << 4)
1072 #define RF_MDMCFG1_NUM_PREAMBLE_3               (1 << 4)
1073 #define RF_MDMCFG1_NUM_PREAMBLE_4               (2 << 4)
1074 #define RF_MDMCFG1_NUM_PREAMBLE_6               (3 << 4)
1075 #define RF_MDMCFG1_NUM_PREAMBLE_8               (4 << 4)
1076 #define RF_MDMCFG1_NUM_PREAMBLE_12              (5 << 4)
1077 #define RF_MDMCFG1_NUM_PREAMBLE_16              (6 << 4)
1078 #define RF_MDMCFG1_NUM_PREAMBLE_24              (7 << 4)
1079
1080 #define RF_MDMCFG1_CHANSPC_E_MASK               (3 << 0)
1081 #define RF_MDMCFG1_CHANSPC_E_SHIFT              (0)
1082
1083 __xdata __at (0xdf10) uint8_t RF_MDMCFG0;
1084 #define RF_MDMCFG0_OFF  0x10
1085
1086 #define RF_MDMCFG0_CHANSPC_M_SHIFT              (0)
1087
1088 __xdata __at (0xdf11) uint8_t RF_DEVIATN;
1089 #define RF_DEVIATN_OFF  0x11
1090
1091 #define RF_DEVIATN_DEVIATION_E_SHIFT            4
1092 #define RF_DEVIATN_DEVIATION_M_SHIFT            0
1093
1094 __xdata __at (0xdf12) uint8_t RF_MCSM2;
1095 #define RF_MCSM2_OFF    0x12
1096 #define RF_MCSM2_RX_TIME_RSSI                   (1 << 4)
1097 #define RF_MCSM2_RX_TIME_QUAL                   (1 << 3)
1098 #define RF_MCSM2_RX_TIME_MASK                   (0x7)
1099 #define RF_MCSM2_RX_TIME_SHIFT                  0
1100 #define RF_MCSM2_RX_TIME_END_OF_PACKET          (7)
1101
1102 __xdata __at (0xdf13) uint8_t RF_MCSM1;
1103 #define RF_MCSM1_OFF    0x13
1104 #define RF_MCSM1_CCA_MODE_ALWAYS                        (0 << 4)
1105 #define RF_MCSM1_CCA_MODE_RSSI_BELOW                    (1 << 4)
1106 #define RF_MCSM1_CCA_MODE_UNLESS_RECEIVING              (2 << 4)
1107 #define RF_MCSM1_CCA_MODE_RSSI_BELOW_UNLESS_RECEIVING   (3 << 4)
1108 #define RF_MCSM1_RXOFF_MODE_IDLE                        (0 << 2)
1109 #define RF_MCSM1_RXOFF_MODE_FSTXON                      (1 << 2)
1110 #define RF_MCSM1_RXOFF_MODE_TX                          (2 << 2)
1111 #define RF_MCSM1_RXOFF_MODE_RX                          (3 << 2)
1112 #define RF_MCSM1_TXOFF_MODE_IDLE                        (0 << 0)
1113 #define RF_MCSM1_TXOFF_MODE_FSTXON                      (1 << 0)
1114 #define RF_MCSM1_TXOFF_MODE_TX                          (2 << 0)
1115 #define RF_MCSM1_TXOFF_MODE_RX                          (3 << 0)
1116
1117 __xdata __at (0xdf14) uint8_t RF_MCSM0;
1118 #define RF_MCSM0_OFF    0x14
1119 #define RF_MCSM0_FS_AUTOCAL_NEVER               (0 << 4)
1120 #define RF_MCSM0_FS_AUTOCAL_FROM_IDLE           (1 << 4)
1121 #define RF_MCSM0_FS_AUTOCAL_TO_IDLE             (2 << 4)
1122 #define RF_MCSM0_FS_AUTOCAL_TO_IDLE_EVERY_4     (3 << 4)
1123 #define RF_MCSM0_MAGIC_3                        (1 << 3)
1124 #define RF_MCSM0_MAGIC_2                        (1 << 2)
1125 #define RF_MCSM0_CLOSE_IN_RX_0DB                (0 << 0)
1126 #define RF_MCSM0_CLOSE_IN_RX_6DB                (1 << 0)
1127 #define RF_MCSM0_CLOSE_IN_RX_12DB               (2 << 0)
1128 #define RF_MCSM0_CLOSE_IN_RX_18DB               (3 << 0)
1129
1130 __xdata __at (0xdf15) uint8_t RF_FOCCFG;
1131 #define RF_FOCCFG_OFF   0x15
1132 #define RF_FOCCFG_FOC_BS_CS_GATE                (1 << 5)
1133 #define RF_FOCCFG_FOC_PRE_K_1K                  (0 << 3)
1134 #define RF_FOCCFG_FOC_PRE_K_2K                  (1 << 3)
1135 #define RF_FOCCFG_FOC_PRE_K_3K                  (2 << 3)
1136 #define RF_FOCCFG_FOC_PRE_K_4K                  (3 << 3)
1137 #define RF_FOCCFG_FOC_POST_K_PRE_K              (0 << 2)
1138 #define RF_FOCCFG_FOC_POST_K_PRE_K_OVER_2       (1 << 2)
1139 #define RF_FOCCFG_FOC_LIMIT_0                   (0 << 0)
1140 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_8           (1 << 0)
1141 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_4           (2 << 0)
1142 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_2           (3 << 0)
1143
1144 __xdata __at (0xdf16) uint8_t RF_BSCFG;
1145 #define RF_BSCFG_OFF    0x16
1146 #define RF_BSCFG_BS_PRE_K_1K                    (0 << 6)
1147 #define RF_BSCFG_BS_PRE_K_2K                    (1 << 6)
1148 #define RF_BSCFG_BS_PRE_K_3K                    (2 << 6)
1149 #define RF_BSCFG_BS_PRE_K_4K                    (3 << 6)
1150 #define RF_BSCFG_BS_PRE_KP_1KP                  (0 << 4)
1151 #define RF_BSCFG_BS_PRE_KP_2KP                  (1 << 4)
1152 #define RF_BSCFG_BS_PRE_KP_3KP                  (2 << 4)
1153 #define RF_BSCFG_BS_PRE_KP_4KP                  (3 << 4)
1154 #define RF_BSCFG_BS_POST_KI_PRE_KI              (0 << 3)
1155 #define RF_BSCFG_BS_POST_KI_PRE_KI_OVER_2       (1 << 3)
1156 #define RF_BSCFG_BS_POST_KP_PRE_KP              (0 << 2)
1157 #define RF_BSCFG_BS_POST_KP_PRE_KP_OVER_2       (1 << 2)
1158 #define RF_BSCFG_BS_LIMIT_0                     (0 << 0)
1159 #define RF_BSCFG_BS_LIMIT_3_125                 (1 << 0)
1160 #define RF_BSCFG_BS_LIMIT_6_25                  (2 << 0)
1161 #define RF_BSCFG_BS_LIMIT_12_5                  (3 << 0)
1162
1163 __xdata __at (0xdf17) uint8_t RF_AGCCTRL2;
1164 #define RF_AGCCTRL2_OFF 0x17
1165
1166 __xdata __at (0xdf18) uint8_t RF_AGCCTRL1;
1167 #define RF_AGCCTRL1_OFF 0x18
1168
1169 __xdata __at (0xdf19) uint8_t RF_AGCCTRL0;
1170 #define RF_AGCCTRL0_OFF 0x19
1171
1172 __xdata __at (0xdf1a) uint8_t RF_FREND1;
1173 #define RF_FREND1_OFF   0x1a
1174
1175 #define RF_FREND1_LNA_CURRENT_SHIFT             6
1176 #define RF_FREND1_LNA2MIX_CURRENT_SHIFT         4
1177 #define RF_FREND1_LODIV_BUF_CURRENT_RX_SHIFT    2
1178 #define RF_FREND1_MIX_CURRENT_SHIFT             0
1179
1180 __xdata __at (0xdf1b) uint8_t RF_FREND0;
1181 #define RF_FREND0_OFF   0x1b
1182
1183 #define RF_FREND0_LODIV_BUF_CURRENT_TX_MASK     (0x3 << 4)
1184 #define RF_FREND0_LODIV_BUF_CURRENT_TX_SHIFT    4
1185 #define RF_FREND0_PA_POWER_MASK                 (0x7)
1186 #define RF_FREND0_PA_POWER_SHIFT                0
1187
1188 __xdata __at (0xdf1c) uint8_t RF_FSCAL3;
1189 #define RF_FSCAL3_OFF   0x1c
1190
1191 __xdata __at (0xdf1d) uint8_t RF_FSCAL2;
1192 #define RF_FSCAL2_OFF   0x1d
1193
1194 __xdata __at (0xdf1e) uint8_t RF_FSCAL1;
1195 #define RF_FSCAL1_OFF   0x1e
1196
1197 __xdata __at (0xdf1f) uint8_t RF_FSCAL0;
1198 #define RF_FSCAL0_OFF   0x1f
1199
1200 __xdata __at (0xdf23) uint8_t RF_TEST2;
1201 #define RF_TEST2_OFF    0x23
1202
1203 #define RF_TEST2_NORMAL_MAGIC           0x88
1204 #define RF_TEST2_RX_LOW_DATA_RATE_MAGIC 0x81
1205
1206 __xdata __at (0xdf24) uint8_t RF_TEST1;
1207 #define RF_TEST1_OFF    0x24
1208
1209 #define RF_TEST1_TX_MAGIC               0x31
1210 #define RF_TEST1_RX_LOW_DATA_RATE_MAGIC 0x35
1211
1212 __xdata __at (0xdf25) uint8_t RF_TEST0;
1213 #define RF_TEST0_OFF    0x25
1214
1215 #define RF_TEST0_7_2_MASK               (0xfc)
1216 #define RF_TEST0_VCO_SEL_CAL_EN         (1 << 1)
1217 #define RF_TEST0_0_MASK                 (1)
1218
1219 /* These are undocumented, and must be computed
1220  * using the provided tool.
1221  */
1222 __xdata __at (0xdf27) uint8_t RF_PA_TABLE7;
1223 #define RF_PA_TABLE7_OFF        0x27
1224
1225 __xdata __at (0xdf28) uint8_t RF_PA_TABLE6;
1226 #define RF_PA_TABLE6_OFF        0x28
1227
1228 __xdata __at (0xdf29) uint8_t RF_PA_TABLE5;
1229 #define RF_PA_TABLE5_OFF        0x29
1230
1231 __xdata __at (0xdf2a) uint8_t RF_PA_TABLE4;
1232 #define RF_PA_TABLE4_OFF        0x2a
1233
1234 __xdata __at (0xdf2b) uint8_t RF_PA_TABLE3;
1235 #define RF_PA_TABLE3_OFF        0x2b
1236
1237 __xdata __at (0xdf2c) uint8_t RF_PA_TABLE2;
1238 #define RF_PA_TABLE2_OFF        0x2c
1239
1240 __xdata __at (0xdf2d) uint8_t RF_PA_TABLE1;
1241 #define RF_PA_TABLE1_OFF        0x2d
1242
1243 __xdata __at (0xdf2e) uint8_t RF_PA_TABLE0;
1244 #define RF_PA_TABLE0_OFF        0x2e
1245
1246 __xdata __at (0xdf36) uint8_t RF_PARTNUM;
1247 #define RF_PARTNUM_OFF  0x36
1248
1249 __xdata __at (0xdf37) uint8_t RF_VERSION;
1250 #define RF_VERSION_OFF  0x37
1251
1252 __xdata __at (0xdf38) uint8_t RF_FREQEST;
1253 #define RF_FREQEST_OFF  0x38
1254
1255 __xdata __at (0xdf39) uint8_t RF_LQI;
1256 #define RF_LQI_OFF      0x39
1257
1258 #define RF_LQI_CRC_OK                   (1 << 7)
1259 #define RF_LQI_LQI_EST_MASK             (0x7f)
1260
1261 __xdata __at (0xdf3a) uint8_t RF_RSSI;
1262 #define RF_RSSI_OFF     0x3a
1263
1264 __xdata __at (0xdf3b) uint8_t RF_MARCSTATE;
1265 #define RF_MARCSTATE_OFF        0x3b
1266
1267 #define RF_MARCSTATE_MASK               0x1f
1268 #define RF_MARCSTATE_SLEEP              0x00
1269 #define RF_MARCSTATE_IDLE               0x01
1270 #define RF_MARCSTATE_VCOON_MC           0x03
1271 #define RF_MARCSTATE_REGON_MC           0x04
1272 #define RF_MARCSTATE_MANCAL             0x05
1273 #define RF_MARCSTATE_VCOON              0x06
1274 #define RF_MARCSTATE_REGON              0x07
1275 #define RF_MARCSTATE_STARTCAL           0x08
1276 #define RF_MARCSTATE_BWBOOST            0x09
1277 #define RF_MARCSTATE_FS_LOCK            0x0a
1278 #define RF_MARCSTATE_IFADCON            0x0b
1279 #define RF_MARCSTATE_ENDCAL             0x0c
1280 #define RF_MARCSTATE_RX                 0x0d
1281 #define RF_MARCSTATE_RX_END             0x0e
1282 #define RF_MARCSTATE_RX_RST             0x0f
1283 #define RF_MARCSTATE_TXRX_SWITCH        0x10
1284 #define RF_MARCSTATE_RX_OVERFLOW        0x11
1285 #define RF_MARCSTATE_FSTXON             0x12
1286 #define RF_MARCSTATE_TX                 0x13
1287 #define RF_MARCSTATE_TX_END             0x14
1288 #define RF_MARCSTATE_RXTX_SWITCH        0x15
1289 #define RF_MARCSTATE_TX_UNDERFLOW       0x16
1290
1291
1292 __xdata __at (0xdf3c) uint8_t RF_PKTSTATUS;
1293 #define RF_PKTSTATUS_OFF        0x3c
1294
1295 #define RF_PKTSTATUS_CRC_OK             (1 << 7)
1296 #define RF_PKTSTATUS_CS                 (1 << 6)
1297 #define RF_PKTSTATUS_PQT_REACHED        (1 << 5)
1298 #define RF_PKTSTATUS_CCA                (1 << 4)
1299 #define RF_PKTSTATUS_SFD                (1 << 3)
1300
1301 __xdata __at (0xdf3d) uint8_t RF_VCO_VC_DAC;
1302 #define RF_VCO_VC_DAC_OFF       0x3d
1303
1304 #endif