git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27
  28     // STLINK_DEBUG_RESETSYS, etc:
  29 #define STLINK_OK                       0x80
  30 #define STLINK_FALSE                    0x81
  31 #define STLINK_CORE_RUNNING             0x80
  32 #define STLINK_CORE_HALTED              0x81
  33 #define STLINK_CORE_STAT_UNKNOWN        -1
  34
  35 #define STLINK_GET_VERSION              0xf1
  36 #define STLINK_GET_CURRENT_MODE 0xf5
  37
  38 #define STLINK_DEBUG_COMMAND            0xF2
  39 #define STLINK_DFU_COMMAND              0xF3
  40 #define STLINK_DFU_EXIT         0x07
  41     // enter dfu could be 0x08?
  42
  43     // STLINK_GET_CURRENT_MODE
  44 #define STLINK_DEV_DFU_MODE             0x00
  45 #define STLINK_DEV_MASS_MODE            0x01
  46 #define STLINK_DEV_DEBUG_MODE           0x02
  47 #define STLINK_DEV_UNKNOWN_MODE -1
  48
  49     // jtag mode cmds
  50 #define STLINK_DEBUG_ENTER              0x20
  51 #define STLINK_DEBUG_EXIT               0x21
  52 #define STLINK_DEBUG_READCOREID 0x22
  53 #define STLINK_DEBUG_GETSTATUS          0x01
  54 #define STLINK_DEBUG_FORCEDEBUG 0x02
  55 #define STLINK_DEBUG_RESETSYS           0x03
  56 #define STLINK_DEBUG_READALLREGS        0x04
  57 #define STLINK_DEBUG_READREG            0x05
  58 #define STLINK_DEBUG_WRITEREG           0x06
  59 #define STLINK_DEBUG_READMEM_32BIT      0x07
  60 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  61 #define STLINK_DEBUG_RUNCORE            0x09
  62 #define STLINK_DEBUG_STEPCORE           0x0a
  63 #define STLINK_DEBUG_SETFP              0x0b
  64 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  65 #define STLINK_DEBUG_CLEARFP            0x0e
  66 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  67 #define STLINK_DEBUG_ENTER_SWD          0xa3
  68 #define STLINK_DEBUG_ENTER_JTAG 0x00
  69
  70     // TODO - possible poor names...
  71 #define STLINK_SWD_ENTER 0x30
  72 #define STLINK_SWD_READCOREID 0x32  // TBD
  73 #define STLINK_JTAG_DRIVE_NRST 0x3c
  74
  75 // cortex m3 technical reference manual
  76 #define CM3_REG_CPUID 0xE000ED00
  77 #define CM3_REG_FP_CTRL 0xE0002000
  78 #define CM3_REG_FP_COMP0 0xE0002008
  79
  80 /* cortex core ids */
  81 #define STM32VL_CORE_ID 0x1ba01477
  82 #define STM32L_CORE_ID 0x2ba01477
  83 #define STM32F4_CORE_ID 0x2ba01477
  84
  85 // stm32 chipids, only lower 12 bits..
  86 #define STM32_CHIPID_F1_MEDIUM 0x410
  87 #define STM32_CHIPID_F2 0x411
  88 #define STM32_CHIPID_F1_LOW 0x412
  89 #define STM32_CHIPID_F4 0x413
  90 #define STM32_CHIPID_F1_HIGH 0x414
  91 #define STM32_CHIPID_L1_MEDIUM 0x416
  92 #define STM32_CHIPID_F1_CONN 0x418
  93 #define STM32_CHIPID_F1_VL_MEDIUM 0x420
  94 #define STM32_CHIPID_F1_VL_HIGH 0x428
  95 #define STM32_CHIPID_F1_XL 0x430
  96
  97 // Constant STM32 memory map figures
  98 #define STM32_FLASH_BASE 0x08000000
  99 #define STM32_SRAM_BASE 0x20000000
 100
 101 /*
 102  * Chip IDs are explained in the appropriate programming manual for the
 103  * DBGMCU_IDCODE register (0xE0042000)
 104  */
 105 #define CORE_M3_R1 0x1BA00477
 106 #define CORE_M3_R2 0x4BA00477
 107 #define CORE_M4_R0 0x2BA01477
 108
 109 /* using chip id for F4 ident, since core id is same as F1 */
 110 #define STM32F4_CHIP_ID 0x413
 111
 112 /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 113 #define C_BUF_LEN 32
 114
 115     typedef struct chip_params_ {
 116         uint32_t chip_id;
 117         char* description;
 118         uint32_t flash_size_reg;
 119         uint32_t flash_pagesize;
 120         uint32_t sram_size;
 121         uint32_t bootrom_base, bootrom_size;
 122     } chip_params_t;
 123
 124
 125     // These maps are from a combination of the Programming Manuals, and
 126     // also the Reference manuals.  (flash size reg is normally in ref man)
 127  static const chip_params_t devices[] = {
 128         { // table 2, PM0063
 129             .chip_id = 0x410,
 130             .description = "F1 Medium-density device",
 131             .flash_size_reg = 0x1ffff7e0,
 132                     .flash_pagesize = 0x400,
 133                     .sram_size = 0x5000,
 134                     .bootrom_base = 0x1ffff000,
 135                     .bootrom_size = 0x800
 136         },
 137         {  // table 1, PM0059
 138             .chip_id = 0x411,
 139                     .description = "F2 device",
 140                     .flash_size_reg = 0, /* no flash size reg found in the docs! */
 141                     .flash_pagesize = 0x20000,
 142                     .sram_size = 0x20000,
 143                     .bootrom_base = 0x1fff0000,
 144                     .bootrom_size = 0x7800
 145         },
 146         { // PM0063
 147             .chip_id = 0x412,
 148                     .description = "F1 Low-density device",
 149                     .flash_size_reg = 0x1ffff7e0,
 150                     .flash_pagesize = 0x400,
 151                     .sram_size = 0x2800,
 152                     .bootrom_base = 0x1ffff000,
 153                     .bootrom_size = 0x800
 154         },
 155         {
 156             .chip_id = 0x413,
 157                     .description = "F4 device",
 158                     .flash_size_reg = 0x1FFF7A10,  //RM0090 error same as unique ID
 159                     .flash_pagesize = 0x4000,
 160                     .sram_size = 0x30000,
 161                     .bootrom_base = 0x1fff0000,
 162                     .bootrom_size = 0x7800
 163         },
 164         {
 165             .chip_id = 0x414,
 166                     .description = "F1 High-density device",
 167                     .flash_size_reg = 0x1ffff7e0,
 168                     .flash_pagesize = 0x800,
 169                     .sram_size = 0x10000,
 170                     .bootrom_base = 0x1ffff000,
 171                     .bootrom_size = 0x800
 172         },
 173         {
 174           // This ignores the EEPROM! (and uses the page erase size,
 175           // not the sector write protection...)
 176             .chip_id = 0x416,
 177                     .description = "L1 Med-density device",
 178                     .flash_size_reg = 0x1ff8004c,
 179                     .flash_pagesize = 0x100,
 180                     .sram_size = 0x4000,
 181                     .bootrom_base = 0x1ff00000,
 182                     .bootrom_size = 0x1000
 183         },
 184         {
 185             .chip_id = 0x418,
 186                     .description = "F1 Connectivity line device",
 187                     .flash_size_reg = 0x1ffff7e0,
 188                     .flash_pagesize = 0x800,
 189                     .sram_size = 0x10000,
 190                     .bootrom_base = 0x1fffb000,
 191                     .bootrom_size = 0x4800
 192         },
 193         {
 194             .chip_id = 0x420,
 195                     .description = "F1 Medium-density Value Line device",
 196                     .flash_size_reg = 0x1ffff7e0,
 197                     .flash_pagesize = 0x400,
 198                     .sram_size = 0x2000,
 199                     .bootrom_base = 0x1ffff000,
 200                     .bootrom_size = 0x800
 201         },
 202         {
 203             .chip_id = 0x428,
 204                     .description = "F1 High-density value line device",
 205                     .flash_size_reg = 0x1ffff7e0,
 206                     .flash_pagesize = 0x800,
 207                     .sram_size = 0x8000,
 208                     .bootrom_base = 0x1ffff000,
 209                     .bootrom_size = 0x800
 210         },
 211         {
 212             .chip_id = 0x430,
 213                     .description = "F1 XL-density device",
 214                     .flash_size_reg = 0x1ffff7e0,
 215                     .flash_pagesize = 0x800,
 216                     .sram_size = 0x18000,
 217                     .bootrom_base = 0x1fffe000,
 218                     .bootrom_size = 0x1800
 219         }
 220  };
 221
 222
 223     typedef struct {
 224         uint32_t r[16];
 225         uint32_t xpsr;
 226         uint32_t main_sp;
 227         uint32_t process_sp;
 228         uint32_t rw;
 229         uint32_t rw2;
 230     } reg;
 231
 232     typedef uint32_t stm32_addr_t;
 233
 234     typedef struct _cortex_m3_cpuid_ {
 235         uint16_t implementer_id;
 236         uint16_t variant;
 237         uint16_t part;
 238         uint8_t revision;
 239     } cortex_m3_cpuid_t;
 240
 241     typedef struct stlink_version_ {
 242         uint32_t stlink_v;
 243         uint32_t jtag_v;
 244         uint32_t swim_v;
 245         uint32_t st_vid;
 246         uint32_t stlink_pid;
 247     } stlink_version_t;
 248
 249     typedef struct flash_loader {
 250         stm32_addr_t loader_addr; /* loader sram adddr */
 251         stm32_addr_t buf_addr; /* buffer sram address */
 252     } flash_loader_t;
 253
 254     enum transport_type {
 255         TRANSPORT_TYPE_ZERO = 0,
 256         TRANSPORT_TYPE_LIBSG,
 257         TRANSPORT_TYPE_LIBUSB,
 258         TRANSPORT_TYPE_INVALID
 259     };
 260
 261     typedef struct _stlink stlink_t;
 262
 263     typedef struct _stlink_backend {
 264         void (*close) (stlink_t * sl);
 265         void (*exit_debug_mode) (stlink_t * sl);
 266         void (*enter_swd_mode) (stlink_t * sl);
 267         void (*enter_jtag_mode) (stlink_t * stl);
 268         void (*exit_dfu_mode) (stlink_t * stl);
 269         void (*core_id) (stlink_t * stl);
 270         void (*reset) (stlink_t * stl);
 271         void (*jtag_reset) (stlink_t * stl, int value);
 272         void (*run) (stlink_t * stl);
 273         void (*status) (stlink_t * stl);
 274         void (*version) (stlink_t *sl);
 275         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 276         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 277         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 278         void (*read_all_regs) (stlink_t *sl, reg * regp);
 279         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 280         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 281         void (*step) (stlink_t * stl);
 282         int (*current_mode) (stlink_t * stl);
 283         void (*force_debug) (stlink_t *sl);
 284     } stlink_backend_t;
 285
 286     struct _stlink {
 287         struct _stlink_backend *backend;
 288         void *backend_data;
 289
 290         // Room for the command header
 291         unsigned char c_buf[C_BUF_LEN];
 292         // Data transferred from or to device
 293         unsigned char q_buf[Q_BUF_LEN];
 294         int q_len;
 295
 296         // transport layer verboseness: 0 for no debug info, 10 for lots
 297         int verbose;
 298         uint32_t core_id;
 299         uint32_t chip_id;
 300         int core_stat;
 301
 302 #define STM32_FLASH_PGSZ 1024
 303 #define STM32L_FLASH_PGSZ 256
 304
 305 #define STM32F4_FLASH_PGSZ 16384
 306 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 307
 308         stm32_addr_t flash_base;
 309         size_t flash_size;
 310         size_t flash_pgsz;
 311
 312         /* sram settings */
 313 #define STM32_SRAM_SIZE (8 * 1024)
 314 #define STM32L_SRAM_SIZE (16 * 1024)
 315         stm32_addr_t sram_base;
 316         size_t sram_size;
 317
 318         // bootloader
 319         stm32_addr_t sys_base;
 320         size_t sys_size;
 321
 322         struct stlink_version_ version;
 323     };
 324
 325     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 326
 327     // delegated functions...
 328     void stlink_enter_swd_mode(stlink_t *sl);
 329     void stlink_enter_jtag_mode(stlink_t *sl);
 330     void stlink_exit_debug_mode(stlink_t *sl);
 331     void stlink_exit_dfu_mode(stlink_t *sl);
 332     void stlink_close(stlink_t *sl);
 333     uint32_t stlink_core_id(stlink_t *sl);
 334     void stlink_reset(stlink_t *sl);
 335     void stlink_jtag_reset(stlink_t *sl, int value);
 336     void stlink_run(stlink_t *sl);
 337     void stlink_status(stlink_t *sl);
 338     void stlink_version(stlink_t *sl);
 339     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 340     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 341     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 342     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 343     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 344     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 345     void stlink_step(stlink_t *sl);
 346     int stlink_current_mode(stlink_t *sl);
 347     void stlink_force_debug(stlink_t *sl);
 348
 349
 350     // unprocessed
 351     int stlink_erase_flash_mass(stlink_t* sl);
 352     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, unsigned length);
 353     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 354     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, unsigned length);
 355
 356     // PUBLIC
 357     uint32_t stlink_chip_id(stlink_t *sl);
 358     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 359
 360     // privates, publics, the rest....
 361     // TODO sort what is private, and what is not
 362     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 363     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 364     uint16_t read_uint16(const unsigned char *c, const int pt);
 365     void stlink_core_stat(stlink_t *sl);
 366     void stlink_print_data(stlink_t *sl);
 367     unsigned int is_bigendian(void);
 368     uint32_t read_uint32(const unsigned char *c, const int pt);
 369     void write_uint32(unsigned char* buf, uint32_t ui);
 370     void write_uint16(unsigned char* buf, uint16_t ui);
 371     unsigned int is_core_halted(stlink_t *sl);
 372     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 373     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 374     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 375     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 376     int stlink_load_device_params(stlink_t *sl);
 377
 378
 379
 380 #include "stlink-sg.h"
 381 #include "stlink-usb.h"
 382
 383
 384
 385 #ifdef  __cplusplus
 386 }
 387 #endif
 388
 389 #endif  /* STLINK_COMMON_H */
 390