git.gag.com Git - fw/sdcc/blob - device/include/mcs51/SST89x5xRDx.h

   1 /*-------------------------------------------------------------------------\r
   2    Register Declarations for SST SST89E516RD2, ST89E516RD, SST89V516RD2, and\r
   3    SST89V516RD Processors (Based on datasheed S71273-03-000 1/07)\r
   4 \r
   5    Written By -  Jesus Calvino-Fraga / jesusc at ece.ubc.ca (February 2007)\r
   6 \r
   7    This library is free software; you can redistribute it and/or\r
   8    modify it under the terms of the GNU Lesser General Public\r
   9    License as published by the Free Software Foundation; either\r
  10    version 2.1 of the License, or (at your option); any later version\r
  11 \r
  12    This library is distributed in the hope that it will be useful,\r
  13    but WITHOUT ANY WARRANTY; without even the implied warranty of\r
  14    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU\r
  15    Lesser General Public License for more details\r
  16 \r
  17    You should have received a copy of the GNU Lesser General Public\r
  18    License along with this library; if not, write to the Free Software\r
  19    Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA\r
  20 \r
  21    In other words, you are welcome to use, share and improve this program\r
  22    You are forbidden to forbid anyone else to use, share and improve\r
  23    what you give them.   Help stamp out software-hoarding!\r
  24 -------------------------------------------------------------------------*/\r
  25 \r
  26 #ifndef REG_SST89x5xRDx_H\r
  27 #define REG_SST89x5xRDx_H\r
  28 \r
  29 #include <compiler.h>\r
  30 \r
  31 // From TABLE 3-5: CPU related SFRs\r
  32 \r
  33 SFR(ACC, 0xE0); // Accumulator\r
  34    SBIT(ACC_0, 0xE0, 0); // Accumulator bit 0\r
  35    SBIT(ACC_1, 0xE0, 1); // Accumulator bit 1\r
  36    SBIT(ACC_2, 0xE0, 2); // Accumulator bit 2\r
  37    SBIT(ACC_3, 0xE0, 3); // Accumulator bit 3\r
  38    SBIT(ACC_4, 0xE0, 4); // Accumulator bit 4\r
  39    SBIT(ACC_5, 0xE0, 5); // Accumulator bit 5\r
  40    SBIT(ACC_6, 0xE0, 6); // Accumulator bit 6\r
  41    SBIT(ACC_7, 0xE0, 7); // Accumulator bit 7\r
  42 SFR(B,   0xF0); // B Register\r
  43    SBIT(B_0, 0xF0, 0); // Register B bit 0\r
  44    SBIT(B_1, 0xF0, 1); // Register B bit 1\r
  45    SBIT(B_2, 0xF0, 2); // Register B bit 2\r
  46    SBIT(B_3, 0xF0, 3); // Register B bit 3\r
  47    SBIT(B_4, 0xF0, 4); // Register B bit 4\r
  48    SBIT(B_5, 0xF0, 5); // Register B bit 5\r
  49    SBIT(B_6, 0xF0, 6); // Register B bit 6\r
  50    SBIT(B_7, 0xF0, 7); // Register B bit 7\r
  51 SFR(PSW, 0xD0); // Program Status Word\r
  52    SBIT(P,   0xD0, 0); // Parity Flag\r
  53    SBIT(F1,  0xD0, 1); // User-Defined Flag\r
  54    SBIT(OV,  0xD0, 2); // Overflow Flag\r
  55    SBIT(RS0, 0xD0, 3); // Register Bank Select 0\r
  56    SBIT(RS1, 0xD0, 4); // Register Bank Select 1\r
  57    SBIT(F0,  0xD0, 5); // User-Defined Flag\r
  58    SBIT(AC,  0xD0, 6); // Auxiliary Carry Flag\r
  59    SBIT(CY,  0xD0, 7); // Carry Flag\r
  60 SFR(SP,  0x81); // Stack Pointer\r
  61 SFR(DPL, 0x82); // Data Pointer Low\r
  62 SFR(DPH, 0x83); // Data Pointer High\r
  63 SFR(IE,  0xA8); // Interrupt Enable\r
  64    SBIT(EA,   0xA8, 7); // Global Interrupt Enable\r
  65    SBIT(EC,   0xA8, 6); // PCA Interrupt Enable\r
  66    SBIT(ET2,  0xA8, 5); // Timer 2 Interrupt Enable\r
  67    SBIT(ES,   0xA8, 4); // Serial Interrupt Enable\r
  68    SBIT(ET1,  0xA8, 3); // Timer 1 Interrupt Enable\r
  69    SBIT(EX1,  0xA8, 2); // External 1 Interrupt Enable\r
  70    SBIT(ET0,  0xA8, 1); // Timer 0 Interrupt Enable\r
  71    SBIT(EX0,  0xA8, 0); // External 0 Interrupt Enable\r
  72 SFR(IEA, 0xE8); // Interrupt Enable A\r
  73    SBIT(EBO,  0xE8, 3); // Brown-out Interrupt Enable. (Vector is 0x00b4)\r
  74 SFR(IP,  0xB8); // Interrupt Priority Reg\r
  75    SBIT(PPC,  0xB8, 6); // PCA interrupt priority bit\r
  76    SBIT(PT2,  0xB8, 5); // Timer 2 interrupt priority bit\r
  77    SBIT(PS,   0xB8, 4); // Serial Port interrupt priority bit\r
  78    SBIT(PT1,  0xB8, 3); // Timer 1 interrupt priority bit\r
  79    SBIT(PX1,  0xB8, 2); // External interrupt 1 priority bit\r
  80    SBIT(PT0,  0xB8, 1); // Timer 0 interrupt priority bit\r
  81    SBIT(PX0,  0xB8, 0); // External interrupt 0 priority bit\r
  82 SFR(IPH, 0xB7); // Interrupt Priority Reg High\r
  83    #define PPCH 0x40   // PCA Interrupt Priority High Bit\r
  84    #define PT2H 0x20   // Timer 2 Interrupt Interrupt Priority High Bit\r
  85    #define PSH  0x10   // Serial Port Interrupt Priority High Bit\r
  86    #define PT1H 0x08   // Timer 1 Interrupt Priority High Bit\r
  87    #define PX1H 0x04   // External Interrupt 1 Priority High Bit\r
  88    #define PT0H 0x02   // Timer 0 Interrupt Priority High Bit\r
  89    #define PX0H 0x01   // External Interrupt 0 Priority High Bit\r
  90 SFR(IP1, 0xF8); // Interrupt Priority Reg A\r
  91    SBIT(PBO, 0xF8, 4);   // Brown-out interrupt priority bit\r
  92    SBIT(PX2, 0xF8, 1);   // External Interrupt 2 priority bit\r
  93    SBIT(PX3, 0xF8, 2);   // External Interrupt 3 priority bit\r
  94 SFR(IP1H, 0xF7); // Interrupt Priority Reg A High\r
  95    #define PBOH 0x08   // Brown-out Interrupt priority bit high\r
  96    #define PX2H 0x02   // External Interrupt 2 priority bit high\r
  97    #define PX3H 0x04   // External Interrupt 3 priority bit high\r
  98 SFR(PCON, 0x87); // Power Control\r
  99    #define SMOD1 0x80  // Double Baud rate bit\r
 100    #define SMOD0 0x40  // FE/SM0 Selection bit\r
 101    #define BOF   0x20  // Brown-out detection status bit\r
 102    #define POF   0x10  // Power-on reset status bit\r
 103    #define GF1   0x08  // General-purpose flag bit\r
 104    #define GF0   0x04  // General-purpose flag bit\r
 105    #define PD    0x02  // Power-down bit\r
 106    #define IDL   0x01  // Idle mode bit\r
 107 SFR(AUXR, 0x8E); // Auxiliary Reg\r
 108    #define EXTRAM 0x02 // Internal/External RAM access\r
 109    #define AO     0x01 // Disable/Enable ALE\r
 110 SFR(AUXR1, 0xA2); // Auxiliary Reg 1\r
 111    #define GF2    0x08 // General purpose user-defined flag\r
 112    #define DPS    0x01 // DPTR registers select bit\r
 113 SFR(XICON, 0xAE); // External Interrupt Control\r
 114    #define EX2 0x04\r
 115    #define IE2 0x02\r
 116    #define IT2 0x01\r
 117    #define EX3 0x40\r
 118    #define IE3 0x20\r
 119    #define IT3 0x10\r
 120 \r
 121 // TABLE 3-6: Flash Memory Programming SFRs\r
 122 \r
 123 SFR(SFCF, 0xB1); // SuperFlash Configuration\r
 124    #define IAPEN  0x40 // Enable IAP operation\r
 125    #define SWR    0x02 // Software Reset\r
 126    #define BSEL   0x01 // Program memory block switching bit\r
 127 SFR(SFCM, 0xB2); // SuperFlash Command\r
 128    #define FIE                 0x80 // Flash Interrupt Enable\r
 129    #define CHIP_ERASE          0x01\r
 130    #define SECTOR_ERASE        0x0B\r
 131    #define BLOCK_ERASE         0x0D\r
 132    #define BYTE_VERIFY         0x0C\r
 133    #define BYTE_PROGRAM        0x0E\r
 134    #define PROG_SB1            0x0F\r
 135    #define PROG_SB2            0x03\r
 136    #define PROG_SB3            0x05\r
 137    #define PROG_SC0            0x09\r
 138    #define ENABLE_CLOCK_DOUBLE 0x08\r
 139 SFR(SFAL, 0xB3); // SuperFlash Address Low Register - A7 to A0\r
 140 SFR(SFAH, 0xB4); // SuperFlash Address High Register - A15 to A8\r
 141 SFR(SFDT, 0xB5); // SuperFlash Data Register\r
 142 SFR(SFST, 0xB6); // SuperFlash Status\r
 143    #define SB1_i      0x80 // Security Bit 1 status (inverse of SB1 bit)\r
 144    #define SB2_i      0x40 // Security Bit 2 status (inverse of SB2 bit)\r
 145    #define SB3_i      0x20 // Security Bit 3 status (inverse of SB3 bit)\r
 146    #define EDC_i      0x08 // Double Clock Status\r
 147    #define FLASH_BUSY 0x04 // Flash operation completion polling bit\r
 148 \r
 149 // TABLE 3-7: Watchdog Timer SFRs\r
 150 \r
 151 SFR(WDTC, 0xC0); // Watchdog Timer Control\r
 152    SBIT(WDOUT, 0xC0, 4); // Watchdog output enable\r
 153    SBIT(WDRE,  0xC0, 3); // Watchdog timer reset enable\r
 154    SBIT(WDTS,  0xC0, 2); // Watchdog timer reset flag\r
 155    SBIT(WDT,   0xC0, 1); // Watchdog timer refresh\r
 156    SBIT(SWDT,  0xC0, 0); // Start watchdog timer\r
 157 SFR(WDTD, 0x85); // Watchdog Timer Data/Reload\r
 158 \r
 159 // TABLE 3-8: Timer/Counters SFRs\r
 160 \r
 161 SFR(TMOD,   0x89); // Timer/Counter Mode Control GATE C/T# M1 M0 GATE C/T# M1 M0\r
 162    #define GATE1 0x80 // External enable for timer 1\r
 163    #define C_T1  0x40 // Timer or counter select for timer 1\r
 164    #define M1_1  0x20 // Operation mode bit 1 for timer 1\r
 165    #define M0_1  0x10 // Operation mode bit 0 for timer 1\r
 166    #define GATE0 0x08 // External enable for timer 0\r
 167    #define C_T0  0x04 // Timer or counter select for timer 0\r
 168    #define M1_0  0x02 // Operation mode bit 1 for timer 0\r
 169    #define M0_0  0x01 // Operation mode bit 0 for timer 0\r
 170 SFR(TCON,   0x88); // Timer/Counter Control  TF1 TR1 TF0 TR0 IE1 IT1 IE0 IT0\r
 171    SBIT(TF1, 0x88, 7); // Timer 1 overflow flag\r
 172    SBIT(TR1, 0x88, 6); // Timer 1 run control flag\r
 173    SBIT(TF0, 0x88, 5); // Timer 0 overflow flag\r
 174    SBIT(TR0, 0x88, 4); // Timer 0 run control flag\r
 175    SBIT(IE1, 0x88, 3); // Interrupt 1 flag\r
 176    SBIT(IT1, 0x88, 2); // Interrupt 1 type control bit\r
 177    SBIT(IE0, 0x88, 1); // Interrupt 0 flag\r
 178    SBIT(IT0, 0x88, 0); // Interrupt 0 type control bit\r
 179 SFR(TH0,   0x8C); // Timer 0 MSB\r
 180 SFR(TL0,   0x8A); // Timer 0 LSB\r
 181 SFR(TH1,   0x8D); // Timer 1 MSB\r
 182 SFR(TL1,   0x8B); // Timer 1 LSB\r
 183 SFR(T2CON, 0xC8); // Timer / Counter 2 Control\r
 184    SBIT(TF2,   0xC8, 7); // Timer 2 overflow flag\r
 185    SBIT(EXF2,  0xC8, 6); // Timer 2 external flag\r
 186    SBIT(RCLK,  0xC8, 5); // Receive clock flag\r
 187    SBIT(TCLK,  0xC8, 4); // Transmit clock flag\r
 188    SBIT(EXEN2, 0xC8, 3); // Timer 2 external enable flag\r
 189    SBIT(TR2,   0xC8, 2); // Start/stop control for timer 2\r
 190    SBIT(C_T2,  0xC8, 1); // Timer or coutner select\r
 191    SBIT(CP_RL2,0xC8, 0); // Capture/reload flag\r
 192 SFR(T2MOD,  0xC9); // Timer 2 Mode Control\r
 193    #define DCEN  0x02 // Down count enable bit\r
 194    #define T2OE  0x01 // Timer 2 output enable bit\r
 195 SFR(TH2,    0xCD); // Timer 2 MSB\r
 196 SFR(TL2,    0xCC); // Timer 2 LSB\r
 197 SFR(RCAP2H, 0xCB); // Timer 2 Capture MSB\r
 198 SFR(RCAP2L, 0xCA); // Timer 2 Capture LSB\r
 199 \r
 200 // TABLE 3-9: Interface SFRs\r
 201 \r
 202 SFR(SBUF, 0x99); // Serial Data Buffer\r
 203 SFR(SCON, 0x98); // Serial Port Control\r
 204    SBIT(FE,  0x98, 7); // Framing Error when reading, SM0 when writing\r
 205    SBIT(SM0, 0x98, 7); // Serial Port Mode Bit 0\r
 206    SBIT(SM1, 0x98, 6); // Serial Port Mode Bit 1\r
 207    SBIT(SM2, 0x98, 5); // Serial Port Mode Bit 2\r
 208    SBIT(REN, 0x98, 4); // Enables serial reception\r
 209    SBIT(TB8, 0x98, 3); // The 9th data bit that will be transmitted in Modes 2 and 3\r
 210    SBIT(RB8, 0x98, 2); // In Modes 2 and 3, the 9th data bit that was received\r
 211    SBIT(TI,  0x98, 1); // Transmit interrupt flag\r
 212    SBIT(RI,  0x98, 0); // Receive interrupt flag\r
 213 SFR(SADDR, 0xA9); // Slave Address\r
 214 SFR(SADEN, 0xB9); // Slave Address Mask\r
 215 SFR(SPCR,  0xD5); // SPI Control Register\r
 216    #define SPIE 0x80 // If both SPIE and ES are set to one, SPI interrupts are enabled\r
 217    #define SPE  0x40 // SPI enable bit.  When set enables SPI\r
 218    #define DORD 0x20 // Data trans. order. 0=MSB first; 1=LSB first\r
 219    #define MSTR 0x10 // 1=master mode.  0=slave mode\r
 220    #define CPOL 0x08 // 1=SCK is high when idle (active low), 0=SCK is low when idle (active high)\r
 221    #define CPHA 0x04 // 1=shift triggered on the trailing edge of SCK.  0=shift trig. on leading edge\r
 222    #define SPR1 0x02 // SPI Clork Rate select bit 1\r
 223    #define SPR0 0x01 // SPI Clork Rate select bit 0\r
 224                      // 00 = Fosc/4\r
 225                      // 01 = Fosc/16\r
 226                      // 10 = Fosc/64\r
 227                      // 11 = Fosc/128\r
 228 SFR(SPSR, 0xAA); // SPI Status Register\r
 229    #define SPIF 0x80 // SPI interrupt flag\r
 230    #define WCOL 0x40 // Write collision Flag\r
 231 SFR(SPDR, 0x86); // SPI Data Register\r
 232 SFR(P0, 0x80); // Port 0\r
 233    SBIT(P0_0, 0x80, 0); // Port 0 bit 0\r
 234    SBIT(P0_1, 0x80, 1); // Port 0 bit 1\r
 235    SBIT(P0_2, 0x80, 2); // Port 0 bit 2\r
 236    SBIT(P0_3, 0x80, 3); // Port 0 bit 3\r
 237    SBIT(P0_4, 0x80, 4); // Port 0 bit 4\r
 238    SBIT(P0_5, 0x80, 5); // Port 0 bit 5\r
 239    SBIT(P0_6, 0x80, 6); // Port 0 bit 6\r
 240    SBIT(P0_7, 0x80, 7); // Port 0 bit 7\r
 241 SFR(P1, 0x90); // Port 1\r
 242    SBIT(P1_0, 0x90, 0); // Port 1 bit 0\r
 243    SBIT(P1_1, 0x90, 1); // Port 1 bit 1\r
 244    SBIT(P1_2, 0x90, 2); // Port 1 bit 2\r
 245    SBIT(P1_3, 0x90, 3); // Port 1 bit 3\r
 246    SBIT(P1_4, 0x90, 4); // Port 1 bit 4\r
 247    SBIT(P1_5, 0x90, 5); // Port 1 bit 5\r
 248    SBIT(P1_6, 0x90, 6); // Port 1 bit 6\r
 249    SBIT(P1_7, 0x90, 7); // Port 1 bit 7\r
 250    // Alternate names\r
 251    SBIT(T2,   0x90, 0); // Port 1 bit 0\r
 252    SBIT(T2EX, 0x90, 1); // Port 1 bit 1\r
 253    SBIT(ECI,  0x90, 2); // Port 1 bit 2\r
 254    SBIT(CEX0, 0x90, 3); // Port 1 bit 3\r
 255    SBIT(CEX1, 0x90, 4); // Port 1 bit 4\r
 256    SBIT(CEX2, 0x90, 5); // Port 1 bit 5\r
 257    SBIT(CEX3, 0x90, 6); // Port 1 bit 6\r
 258    SBIT(CEX4, 0x90, 7); // Port 1 bit 7\r
 259    // More alternate names\r
 260    SBIT(SS,   0x90, 4); // Port 1 bit 4\r
 261    SBIT(MOSI, 0x90, 5); // Port 1 bit 5\r
 262    SBIT(MISO, 0x90, 6); // Port 1 bit 6\r
 263    SBIT(SCK,  0x90, 7); // Port 1 bit 7\r
 264 SFR(P2, 0xA0); // Port 2\r
 265    SBIT(P2_0, 0xA0, 0); // Port 2 bit 0\r
 266    SBIT(P2_1, 0xA0, 1); // Port 2 bit 1\r
 267    SBIT(P2_2, 0xA0, 2); // Port 2 bit 2\r
 268    SBIT(P2_3, 0xA0, 3); // Port 2 bit 3\r
 269    SBIT(P2_4, 0xA0, 4); // Port 2 bit 4\r
 270    SBIT(P2_5, 0xA0, 5); // Port 2 bit 5\r
 271    SBIT(P2_6, 0xA0, 6); // Port 2 bit 6\r
 272    SBIT(P2_7, 0xA0, 7); // Port 2 bit 7\r
 273 SFR(P3, 0xB0); // Port 3\r
 274    SBIT(P3_0, 0xB0, 0); // Port 2 bit 0\r
 275    SBIT(P3_1, 0xB0, 1); // Port 2 bit 1\r
 276    SBIT(P3_2, 0xB0, 2); // Port 2 bit 2\r
 277    SBIT(P3_3, 0xB0, 3); // Port 2 bit 3\r
 278    SBIT(P3_4, 0xB0, 4); // Port 2 bit 4\r
 279    SBIT(P3_5, 0xB0, 5); // Port 2 bit 5\r
 280    SBIT(P3_6, 0xB0, 6); // Port 2 bit 6\r
 281    SBIT(P3_7, 0xB0, 7); // Port 2 bit 7\r
 282    // Alternate names\r
 283    SBIT(RXD,  0xB0, 0); // Port 2 bit 0\r
 284    SBIT(TXD,  0xB0, 1); // Port 2 bit 1\r
 285    SBIT(INT0, 0xB0, 2); // Port 2 bit 2\r
 286    SBIT(INT1, 0xB0, 3); // Port 2 bit 3\r
 287    SBIT(T0,   0xB0, 4); // Port 2 bit 4\r
 288    SBIT(T1,   0xB0, 5); // Port 2 bit 5\r
 289    SBIT(WR,   0xB0, 6); // Port 2 bit 6\r
 290    SBIT(RD,   0xB0, 7); // Port 2 bit 7\r
 291 SFR(P4, 0xA5); // Port 4 - not bit addressable\r
 292    #define P4_0 0x01\r
 293    #define P4_1 0x02\r
 294    #define P4_2 0x04\r
 295    #define P4_3 0x08\r
 296 \r
 297 // TABLE 3-10: PCA SFRs\r
 298 \r
 299 SFR(CH, 0xF9); // PCA Timer/Counter High\r
 300 SFR(CL, 0xE9); // PCA Timer/Counter Low\r
 301 SFR(CCON, 0xD8); // PCA Timer/Counter Control Register  CF CR - CCF4 CCF3 CCF2 CCF1 CCF0 00x00000b\r
 302    SBIT(CF,   0xD8, 7); // PCA Counter overflow flag\r
 303    SBIT(CR,   0xD8, 6); // PCA Counter Run Control Bit\r
 304    SBIT(CCF4, 0xD8, 4); // PCA Module 4 Interrupt Flag\r
 305    SBIT(CCF3, 0xD8, 3); // PCA Module 3 Interrupt Flag\r
 306    SBIT(CCF2, 0xD8, 2); // PCA Module 2 Interrupt Flag\r
 307    SBIT(CCF1, 0xD8, 1); // PCA Module 1 Interrupt Flag\r
 308    SBIT(CCF0, 0xD8, 0); // PCA Module 0 Interrupt Flag\r
 309 SFR(CMOD, 0xD9); // PCA Timer/Counter Mode Register\r
 310    #define CIDL 0x80 // CIDL=0 program the PCA counter to work during idle mode\r
 311    #define WDTE 0x40 // Watchdog Timer Enable\r
 312    #define CPS1 0x04 // PCA Count Pulse Select bit 1\r
 313    #define CPS0 0x02 // PCA Count Pulse Select bit 0\r
 314                      // 00=Internal clock, Fosc/6\r
 315                      // 01=Internal clock, Fosc/6\r
 316                      // 10=Timer 0 overflow\r
 317                      // 11=External clock at ECI/P1.2 pin (max rate=Fosc/4)\r
 318    #define ECF 0x01  // PCA Enable Counter Overflow Interrupt\r
 319 SFR(CCAP0H, 0xFA); // PCA Module 0 Compare/Capture Register High\r
 320 SFR(CCAP0L, 0xEA); // PCA Module 0 Compare/Capture Register Low\r
 321 SFR(CCAP1H, 0xFB); // PCA Module 1 Compare/Capture Register High\r
 322 SFR(CCAP1L, 0xEB); // PCA Module 1 Compare/Capture Register Low\r
 323 SFR(CCAP2H, 0xFC); // PCA Module 2 Compare/Capture Register High\r
 324 SFR(CCAP2L, 0xEC); // PCA Module 2 Compare/Capture Register Low\r
 325 SFR(CCAP3H, 0xFD); // PCA Module 3 Compare/Capture Register High\r
 326 SFR(CCAP3L, 0xED); // PCA Module 3 Compare/Capture Register Low\r
 327 SFR(CCAP4H, 0xFE); // PCA Module 4 Compare/Capture Register High\r
 328 SFR(CCAP4L, 0xEE); // PCA Module 4 Compare/Capture Register Low\r
 329 SFR(CCAPM0, 0xDA); // PCA Compare/Capture Module 0 Mode Register\r
 330 SFR(CCAPM1, 0xDB); // PCA Compare/Capture Module 1 Mode Register\r
 331 SFR(CCAPM2, 0xDC); // PCA Compare/Capture Module 2 Mode Register\r
 332 SFR(CCAPM3, 0xDD); // PCA Compare/Capture Module 3 Mode Register\r
 333 SFR(CCAPM4, 0xDE); // PCA Compare/Capture Module 4 Mode Register\r
 334 // The preceding five registers have the following bits:\r
 335    #define ECOM 0x40 // Enable Comparator\r
 336    #define CAPP 0x20 // 1=enables positive edge capture\r
 337    #define CAPN 0x10 // 1=enables negative edge capture\r
 338    #define MAT  0x08 // When counter matches sets CCFn bit causing and interrupt\r
 339    #define TOG  0x04 // Toggle output on match\r
 340    #define PWM  0x02 // Pulse width modulation mode\r
 341    #define ECCF 0x01 // Enable CCF interrupt\r
 342 \r
 343 #endif /*REG_SST89x5xRDx_H*/\r