git.gag.com Git - fw/openocd/blob - tcl/target/altera_fpgasoc.cfg

   1 # SPDX-License-Identifier: GPL-2.0-or-later
   2
   3 #
   4 # Altera cyclone V SoC family, 5Cxxx
   5 #
   6 if { [info exists CHIPNAME] } {
   7    set _CHIPNAME $CHIPNAME
   8 } else {
   9    set _CHIPNAME fpgasoc
  10 }
  11
  12 # CoreSight Debug Access Port
  13 if { [info exists DAP_TAPID] } {
  14         set _DAP_TAPID $DAP_TAPID
  15 } else {
  16         set _DAP_TAPID 0x4ba00477
  17 }
  18
  19 jtag newtap $_CHIPNAME cpu -irlen 4 -ircapture 0x01 -irmask 0x0f \
  20         -expected-id $_DAP_TAPID
  21
  22 # Subsidiary TAP: fpga
  23 if { [info exists FPGA_TAPID] } {
  24    set _FPGA_TAPID $FPGA_TAPID
  25 } else {
  26    set _FPGA_TAPID 0x02d020dd
  27 }
  28 jtag newtap $_CHIPNAME.fpga tap -irlen 10 -ircapture 0x01 -irmask 0x3 -expected-id $_FPGA_TAPID
  29
  30
  31 #
  32 # Cortex-A9 target
  33 #
  34
  35 # GDB target: Cortex-A9, using DAP, configuring only one core
  36 # Base addresses of cores:
  37 # core 0  -  0x80110000
  38 # core 1  -  0x80112000
  39
  40 # Slow speed to be sure it will work
  41 adapter speed 1000
  42
  43 set _TARGETNAME1 $_CHIPNAME.cpu.0
  44 set _TARGETNAME2 $_CHIPNAME.cpu.1
  45
  46 # A9 core 0
  47 dap create $_CHIPNAME.dap -chain-position $_CHIPNAME.cpu
  48 target create $_TARGETNAME1 cortex_a -dap $_CHIPNAME.dap \
  49         -coreid 0 -dbgbase 0x80110000
  50
  51 $_TARGETNAME1 configure -event reset-start { adapter speed 1000 }
  52 $_TARGETNAME1 configure -event reset-assert-post "cycv_dbginit $_TARGETNAME1"
  53
  54
  55 # A9 core 1
  56 #target create $_TARGETNAME2 cortex_a -dap $_CHIPNAME.dap \
  57 #        -coreid 1 -dbgbase 0x80112000
  58
  59 #$_TARGETNAME2 configure -event reset-start { adapter speed 1000 }
  60 #$_TARGETNAME2 configure -event reset-assert-post "cycv_dbginit $_TARGETNAME2"
  61
  62 proc cycv_dbginit {target} {
  63         # General Cortex-A8/A9 debug initialisation
  64         cortex_a dbginit
  65 }