git.gag.com Git - fw/openocd/blob - tcl/board/stm32f413h-disco.cfg

   1 # This is an STM32F413H discovery board with a single STM32F413ZHT6 chip.
   2 # http://www.st.com/en/evaluation-tools/32f413hdiscovery.html
   3
   4 #
   5 # Untested!!!
   6 #
   7
   8 # This is for using the onboard STLINK
   9 source [find interface/stlink.cfg]
  10
  11 transport select hla_swd
  12
  13 # increase working area to 128KB
  14 set WORKAREASIZE 0x20000
  15
  16 # enable stmqspi
  17 set QUADSPI 1
  18
  19 source [find target/stm32f4x.cfg]
  20
  21 # QUADSPI initialization
  22 proc qspi_init { } {
  23         global a
  24         mmw 0x40023830 0x000000FF 0                             ;# RCC_AHB1ENR |= GPIOAEN-GPIOHEN (enable clocks)
  25         mmw 0x40023838 0x00000002 0                             ;# RCC_AHB3ENR |= QSPIEN (enable clock)
  26         sleep 1                                                                 ;# Wait for clock startup
  27
  28         # PG06: BK1_NCS, PB02: CLK, PD13: BK1_IO3, PE02: BK1_IO2, PF09: BK1_IO1, PF08: BK1_IO0
  29
  30         # PB02:AF09:V, PD13:AF09:V, PE02:AF09:V, PF09:AF10:V, PF08:AF10:V, PG06:AF10:V
  31
  32         # Port B: PB02:AF09:V
  33         mmw 0x40020400 0x00000020 0x00000010    ;# MODER
  34         mmw 0x40020408 0x00000030 0x00000000    ;# OSPEEDR
  35         mmw 0x40020420 0x00000900 0x00000600    ;# AFRL
  36
  37         # Port D: PD13:AF09:V
  38         mmw 0x40020C00 0x08000000 0x04000000    ;# MODER
  39         mmw 0x40020C08 0x0C000000 0x00000000    ;# OSPEEDR
  40         mmw 0x40020C24 0x00900000 0x00600000    ;# AFRH
  41
  42         # Port E: PE02:AF09:V
  43         mmw 0x40021000 0x00000020 0x00000010    ;# MODER
  44         mmw 0x40021008 0x00000030 0x00000000    ;# OSPEEDR
  45         mmw 0x40021020 0x00000900 0x00000600    ;# AFRL
  46
  47         # Port F: PF09:AF10:V, PF08:AF10:V
  48         mmw 0x40021400 0x000A0000 0x00050000    ;# MODER
  49         mmw 0x40021408 0x000F0000 0x00000000    ;# OSPEEDR
  50         mmw 0x40021424 0x000000AA 0x00000055    ;# AFRH
  51
  52         # Port G: PG06:AF10:V
  53         mmw 0x40021800 0x00002000 0x00001000    ;# MODER
  54         mmw 0x40021808 0x00003000 0x00000000    ;# OSPEEDR
  55         mmw 0x40021820 0x0A000000 0x05000000    ;# AFRL
  56
  57         mww 0xA0001030 0x00001000                               ;# QUADSPI_LPTR: deactivate CS after 4096 clocks when FIFO is full
  58         mww 0xA0001000 0x03500008                               ;# QUADSPI_CR: PRESCALER=3, APMS=1, FTHRES=0, FSEL=0, DFM=0, SSHIFT=0, TCEN=1
  59         mww 0xA0001004 0x00170100                               ;# QUADSPI_DCR: FSIZE=0x17, CSHT=0x01, CKMODE=0
  60         mmw 0xA0001000 0x00000001 0                             ;# QUADSPI_CR: EN=1
  61
  62         # 1-line spi mode
  63         mww 0xA0001014 0x000003F5                               ;# QUADSPI_CCR: FMODE=0x0, DMODE=0x0, DCYC=0x0, ADSIZE=0x0, ADMODE=0x0, IMODE=0x3, INSTR=RSTQIO
  64         sleep 1
  65
  66         # memory-mapped read mode with 3-byte addresses
  67         mww 0xA0001014 0x0D002503                               ;# QUADSPI_CCR: FMODE=0x3, DMODE=0x1, DCYC=0x0, ADSIZE=0x2, ADMODE=0x1, IMODE=0x1, INSTR=READ
  68 }
  69
  70 $_TARGETNAME configure -event reset-init {
  71         mww 0x40023C00 0x00000003                               ;# 3 WS for 96 MHz HCLK
  72         sleep 1
  73         mww 0x40023804 0x24001808                               ;# 96 MHz: HSI, PLLM=8, PLLN=96, PLLP=2
  74         mww 0x40023808 0x00001000                               ;# APB1: /2, APB2: /1
  75         mmw 0x40023800 0x01000000 0x00000000    ;# PLL on
  76         sleep 1
  77         mmw 0x40023808 0x00000002 0x00000000    ;# switch to PLL
  78         sleep 1
  79
  80         adapter speed 4000
  81
  82         qspi_init
  83 }