git.gag.com Git - fw/openocd/blob - tcl/board/pxa255_sst.cfg

   1 # SPDX-License-Identifier: GPL-2.0-or-later
   2
   3 # A PXA255 test board with SST 39LF400A flash
   4 #
   5 # At reset the memory map is as follows. Note that
   6 # the memory map changes later on as the application
   7 # starts...
   8 #
   9 # RAM at 0x4000000
  10 # Flash at 0x00000000
  11 #
  12 source [find target/pxa255.cfg]
  13
  14 # Target name is set by above
  15 $_TARGETNAME configure -work-area-phys 0x4000000 -work-area-size 0x4000 -work-area-backup 0
  16
  17 # flash bank <driver> <base> <size> <chip_width> <bus_width> <target> [options]
  18 set _FLASHNAME $_CHIPNAME.flash
  19 flash bank $_FLASHNAME cfi 0x00000000 0x80000 2 2 $_TARGETNAME jedec_probe
  20
  21 proc pxa255_sst_init {} {
  22         xscale cp15   15      0x00002001  ;#Enable CP0 and CP13 access
  23         #
  24         # setup GPIO
  25         #
  26         mww    0x40E00018  0x00008000  ;#CPSR0
  27         sleep   20
  28         mww    0x40E0001C  0x00000002  ;#GPSR1
  29         sleep   20
  30         mww    0x40E00020  0x00000008  ;#GPSR2
  31         sleep   20
  32         mww    0x40E0000C  0x00008000  ;#GPDR0
  33         sleep   20
  34         mww    0x40E00054  0x80000000  ;#GAFR0_L
  35         sleep   20
  36         mww    0x40E00058  0x00188010  ;#GAFR0_H
  37         sleep   20
  38         mww    0x40E0005C  0x60908018  ;#GAFR1_L
  39         sleep   20
  40         mww    0x40E0000C  0x0280E000  ;#GPDR0
  41         sleep   20
  42         mww    0x40E00010  0x821C88B2  ;#GPDR1
  43         sleep   20
  44         mww    0x40E00014  0x000F03DB  ;#GPDR2
  45         sleep   20
  46         mww    0x40E00000  0x000F03DB  ;#GPLR0
  47         sleep   20
  48
  49
  50         mww    0x40F00004  0x00000020  ;#PSSR
  51         sleep   20
  52
  53         #
  54         # setup memory controller
  55         #
  56         mww    0x48000008  0x01111998  ;#MSC0
  57         sleep   20
  58         mww    0x48000010  0x00047ff0  ;#MSC2
  59         sleep   20
  60         mww    0x48000014  0x00000000  ;#MECR
  61         sleep   20
  62         mww    0x48000028  0x00010504  ;#MCMEM0
  63         sleep   20
  64         mww    0x4800002C  0x00010504  ;#MCMEM1
  65         sleep   20
  66         mww    0x48000030  0x00010504  ;#MCATT0
  67         sleep   20
  68         mww    0x48000034  0x00010504  ;#MCATT1
  69         sleep   20
  70         mww    0x48000038  0x00004715  ;#MCIO0
  71         sleep   20
  72         mww    0x4800003C  0x00004715  ;#MCIO1
  73         sleep   20
  74         #
  75         mww    0x48000004  0x03CA4018  ;#MDREF
  76         sleep   20
  77         mww    0x48000004  0x004B4018  ;#MDREF
  78         sleep   20
  79         mww    0x48000004  0x000B4018  ;#MDREF
  80         sleep   20
  81         mww    0x48000004  0x000BC018  ;#MDREF
  82         sleep   20
  83         mww    0x48000000  0x00001AC8  ;#MDCNFG
  84         sleep   20
  85
  86         sleep   20
  87
  88         mww    0x48000000  0x00001AC9  ;#MDCNFG
  89         sleep   20
  90         mww    0x48000040  0x00000000  ;#MDMRS
  91         sleep   20
  92 }
  93
  94 $_TARGETNAME configure -event reset-init {pxa255_sst_init}
  95
  96 reset_config trst_and_srst
  97
  98 adapter srst delay 200
  99 jtag_ntrst_delay 200
 100
 101 #xscale debug_handler 0  0xFFFF0800      ;# debug handler base address