git.gag.com Git - fw/openocd/blob - src/target/arm_adi_v5.c

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   Copyright (C) 2009-2010 by Oyvind Harboe                              *
   9  *   oyvind.harboe@zylin.com                                               *
  10  *                                                                         *
  11  *   Copyright (C) 2009-2010 by David Brownell                             *
  12  *                                                                         *
  13  *   Copyright (C) 2013 by Andreas Fritiofson                              *
  14  *   andreas.fritiofson@gmail.com                                          *
  15  *                                                                         *
  16  *   Copyright (C) 2019-2021, Ampere Computing LLC                         *
  17  *                                                                         *
  18  *   This program is free software; you can redistribute it and/or modify  *
  19  *   it under the terms of the GNU General Public License as published by  *
  20  *   the Free Software Foundation; either version 2 of the License, or     *
  21  *   (at your option) any later version.                                   *
  22  *                                                                         *
  23  *   This program is distributed in the hope that it will be useful,       *
  24  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  25  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  26  *   GNU General Public License for more details.                          *
  27  *                                                                         *
  28  *   You should have received a copy of the GNU General Public License     *
  29  *   along with this program.  If not, see <http://www.gnu.org/licenses/>. *
  30  ***************************************************************************/
  31
  32 /**
  33  * @file
  34  * This file implements support for the ARM Debug Interface version 5 (ADIv5)
  35  * debugging architecture.  Compared with previous versions, this includes
  36  * a low pin-count Serial Wire Debug (SWD) alternative to JTAG for message
  37  * transport, and focuses on memory mapped resources as defined by the
  38  * CoreSight architecture.
  39  *
  40  * A key concept in ADIv5 is the Debug Access Port, or DAP.  A DAP has two
  41  * basic components:  a Debug Port (DP) transporting messages to and from a
  42  * debugger, and an Access Port (AP) accessing resources.  Three types of DP
  43  * are defined.  One uses only JTAG for communication, and is called JTAG-DP.
  44  * One uses only SWD for communication, and is called SW-DP.  The third can
  45  * use either SWD or JTAG, and is called SWJ-DP.  The most common type of AP
  46  * is used to access memory mapped resources and is called a MEM-AP.  Also a
  47  * JTAG-AP is also defined, bridging to JTAG resources; those are uncommon.
  48  *
  49  * This programming interface allows DAP pipelined operations through a
  50  * transaction queue.  This primarily affects AP operations (such as using
  51  * a MEM-AP to access memory or registers).  If the current transaction has
  52  * not finished by the time the next one must begin, and the ORUNDETECT bit
  53  * is set in the DP_CTRL_STAT register, the SSTICKYORUN status is set and
  54  * further AP operations will fail.  There are two basic methods to avoid
  55  * such overrun errors.  One involves polling for status instead of using
  56  * transaction pipelining.  The other involves adding delays to ensure the
  57  * AP has enough time to complete one operation before starting the next
  58  * one.  (For JTAG these delays are controlled by memaccess_tck.)
  59  */
  60
  61 /*
  62  * Relevant specifications from ARM include:
  63  *
  64  * ARM(tm) Debug Interface v5 Architecture Specification    ARM IHI 0031E
  65  * CoreSight(tm) v1.0 Architecture Specification            ARM IHI 0029B
  66  *
  67  * CoreSight(tm) DAP-Lite TRM, ARM DDI 0316D
  68  * Cortex-M3(tm) TRM, ARM DDI 0337G
  69  */
  70
  71 #ifdef HAVE_CONFIG_H
  72 #include "config.h"
  73 #endif
  74
  75 #include "jtag/interface.h"
  76 #include "arm.h"
  77 #include "arm_adi_v5.h"
  78 #include "arm_coresight.h"
  79 #include "jtag/swd.h"
  80 #include "transport/transport.h"
  81 #include <helper/align.h>
  82 #include <helper/jep106.h>
  83 #include <helper/time_support.h>
  84 #include <helper/list.h>
  85 #include <helper/jim-nvp.h>
  86
  87 /* ARM ADI Specification requires at least 10 bits used for TAR autoincrement  */
  88
  89 /*
  90         uint32_t tar_block_size(uint32_t address)
  91         Return the largest block starting at address that does not cross a tar block size alignment boundary
  92 */
  93 static uint32_t max_tar_block_size(uint32_t tar_autoincr_block, target_addr_t address)
  94 {
  95         return tar_autoincr_block - ((tar_autoincr_block - 1) & address);
  96 }
  97
  98 /***************************************************************************
  99  *                                                                         *
 100  * DP and MEM-AP  register access  through APACC and DPACC                 *
 101  *                                                                         *
 102 ***************************************************************************/
 103
 104 static int mem_ap_setup_csw(struct adiv5_ap *ap, uint32_t csw)
 105 {
 106         csw |= ap->csw_default;
 107
 108         if (csw != ap->csw_value) {
 109                 /* LOG_DEBUG("DAP: Set CSW %x",csw); */
 110                 int retval = dap_queue_ap_write(ap, MEM_AP_REG_CSW(ap->dap), csw);
 111                 if (retval != ERROR_OK) {
 112                         ap->csw_value = 0;
 113                         return retval;
 114                 }
 115                 ap->csw_value = csw;
 116         }
 117         return ERROR_OK;
 118 }
 119
 120 static int mem_ap_setup_tar(struct adiv5_ap *ap, target_addr_t tar)
 121 {
 122         if (!ap->tar_valid || tar != ap->tar_value) {
 123                 /* LOG_DEBUG("DAP: Set TAR %x",tar); */
 124                 int retval = dap_queue_ap_write(ap, MEM_AP_REG_TAR(ap->dap), (uint32_t)(tar & 0xffffffffUL));
 125                 if (retval == ERROR_OK && is_64bit_ap(ap)) {
 126                         /* See if bits 63:32 of tar is different from last setting */
 127                         if ((ap->tar_value >> 32) != (tar >> 32))
 128                                 retval = dap_queue_ap_write(ap, MEM_AP_REG_TAR64(ap->dap), (uint32_t)(tar >> 32));
 129                 }
 130                 if (retval != ERROR_OK) {
 131                         ap->tar_valid = false;
 132                         return retval;
 133                 }
 134                 ap->tar_value = tar;
 135                 ap->tar_valid = true;
 136         }
 137         return ERROR_OK;
 138 }
 139
 140 static int mem_ap_read_tar(struct adiv5_ap *ap, target_addr_t *tar)
 141 {
 142         uint32_t lower;
 143         uint32_t upper = 0;
 144
 145         int retval = dap_queue_ap_read(ap, MEM_AP_REG_TAR(ap->dap), &lower);
 146         if (retval == ERROR_OK && is_64bit_ap(ap))
 147                 retval = dap_queue_ap_read(ap, MEM_AP_REG_TAR64(ap->dap), &upper);
 148
 149         if (retval != ERROR_OK) {
 150                 ap->tar_valid = false;
 151                 return retval;
 152         }
 153
 154         retval = dap_run(ap->dap);
 155         if (retval != ERROR_OK) {
 156                 ap->tar_valid = false;
 157                 return retval;
 158         }
 159
 160         *tar = (((target_addr_t)upper) << 32) | (target_addr_t)lower;
 161
 162         ap->tar_value = *tar;
 163         ap->tar_valid = true;
 164         return ERROR_OK;
 165 }
 166
 167 static uint32_t mem_ap_get_tar_increment(struct adiv5_ap *ap)
 168 {
 169         switch (ap->csw_value & CSW_ADDRINC_MASK) {
 170         case CSW_ADDRINC_SINGLE:
 171                 switch (ap->csw_value & CSW_SIZE_MASK) {
 172                 case CSW_8BIT:
 173                         return 1;
 174                 case CSW_16BIT:
 175                         return 2;
 176                 case CSW_32BIT:
 177                         return 4;
 178                 default:
 179                         return 0;
 180                 }
 181         case CSW_ADDRINC_PACKED:
 182                 return 4;
 183         }
 184         return 0;
 185 }
 186
 187 /* mem_ap_update_tar_cache is called after an access to MEM_AP_REG_DRW
 188  */
 189 static void mem_ap_update_tar_cache(struct adiv5_ap *ap)
 190 {
 191         if (!ap->tar_valid)
 192                 return;
 193
 194         uint32_t inc = mem_ap_get_tar_increment(ap);
 195         if (inc >= max_tar_block_size(ap->tar_autoincr_block, ap->tar_value))
 196                 ap->tar_valid = false;
 197         else
 198                 ap->tar_value += inc;
 199 }
 200
 201 /**
 202  * Queue transactions setting up transfer parameters for the
 203  * currently selected MEM-AP.
 204  *
 205  * Subsequent transfers using registers like MEM_AP_REG_DRW or MEM_AP_REG_BD2
 206  * initiate data reads or writes using memory or peripheral addresses.
 207  * If the CSW is configured for it, the TAR may be automatically
 208  * incremented after each transfer.
 209  *
 210  * @param ap The MEM-AP.
 211  * @param csw MEM-AP Control/Status Word (CSW) register to assign.  If this
 212  *      matches the cached value, the register is not changed.
 213  * @param tar MEM-AP Transfer Address Register (TAR) to assign.  If this
 214  *      matches the cached address, the register is not changed.
 215  *
 216  * @return ERROR_OK if the transaction was properly queued, else a fault code.
 217  */
 218 static int mem_ap_setup_transfer(struct adiv5_ap *ap, uint32_t csw, target_addr_t tar)
 219 {
 220         int retval;
 221         retval = mem_ap_setup_csw(ap, csw);
 222         if (retval != ERROR_OK)
 223                 return retval;
 224         retval = mem_ap_setup_tar(ap, tar);
 225         if (retval != ERROR_OK)
 226                 return retval;
 227         return ERROR_OK;
 228 }
 229
 230 /**
 231  * Asynchronous (queued) read of a word from memory or a system register.
 232  *
 233  * @param ap The MEM-AP to access.
 234  * @param address Address of the 32-bit word to read; it must be
 235  *      readable by the currently selected MEM-AP.
 236  * @param value points to where the word will be stored when the
 237  *      transaction queue is flushed (assuming no errors).
 238  *
 239  * @return ERROR_OK for success.  Otherwise a fault code.
 240  */
 241 int mem_ap_read_u32(struct adiv5_ap *ap, target_addr_t address,
 242                 uint32_t *value)
 243 {
 244         int retval;
 245
 246         /* Use banked addressing (REG_BDx) to avoid some link traffic
 247          * (updating TAR) when reading several consecutive addresses.
 248          */
 249         retval = mem_ap_setup_transfer(ap,
 250                         CSW_32BIT | (ap->csw_value & CSW_ADDRINC_MASK),
 251                         address & 0xFFFFFFFFFFFFFFF0ull);
 252         if (retval != ERROR_OK)
 253                 return retval;
 254
 255         return dap_queue_ap_read(ap, MEM_AP_REG_BD0(ap->dap) | (address & 0xC), value);
 256 }
 257
 258 /**
 259  * Synchronous read of a word from memory or a system register.
 260  * As a side effect, this flushes any queued transactions.
 261  *
 262  * @param ap The MEM-AP to access.
 263  * @param address Address of the 32-bit word to read; it must be
 264  *      readable by the currently selected MEM-AP.
 265  * @param value points to where the result will be stored.
 266  *
 267  * @return ERROR_OK for success; *value holds the result.
 268  * Otherwise a fault code.
 269  */
 270 int mem_ap_read_atomic_u32(struct adiv5_ap *ap, target_addr_t address,
 271                 uint32_t *value)
 272 {
 273         int retval;
 274
 275         retval = mem_ap_read_u32(ap, address, value);
 276         if (retval != ERROR_OK)
 277                 return retval;
 278
 279         return dap_run(ap->dap);
 280 }
 281
 282 /**
 283  * Asynchronous (queued) write of a word to memory or a system register.
 284  *
 285  * @param ap The MEM-AP to access.
 286  * @param address Address to be written; it must be writable by
 287  *      the currently selected MEM-AP.
 288  * @param value Word that will be written to the address when transaction
 289  *      queue is flushed (assuming no errors).
 290  *
 291  * @return ERROR_OK for success.  Otherwise a fault code.
 292  */
 293 int mem_ap_write_u32(struct adiv5_ap *ap, target_addr_t address,
 294                 uint32_t value)
 295 {
 296         int retval;
 297
 298         /* Use banked addressing (REG_BDx) to avoid some link traffic
 299          * (updating TAR) when writing several consecutive addresses.
 300          */
 301         retval = mem_ap_setup_transfer(ap,
 302                         CSW_32BIT | (ap->csw_value & CSW_ADDRINC_MASK),
 303                         address & 0xFFFFFFFFFFFFFFF0ull);
 304         if (retval != ERROR_OK)
 305                 return retval;
 306
 307         return dap_queue_ap_write(ap, MEM_AP_REG_BD0(ap->dap) | (address & 0xC),
 308                         value);
 309 }
 310
 311 /**
 312  * Synchronous write of a word to memory or a system register.
 313  * As a side effect, this flushes any queued transactions.
 314  *
 315  * @param ap The MEM-AP to access.
 316  * @param address Address to be written; it must be writable by
 317  *      the currently selected MEM-AP.
 318  * @param value Word that will be written.
 319  *
 320  * @return ERROR_OK for success; the data was written.  Otherwise a fault code.
 321  */
 322 int mem_ap_write_atomic_u32(struct adiv5_ap *ap, target_addr_t address,
 323                 uint32_t value)
 324 {
 325         int retval = mem_ap_write_u32(ap, address, value);
 326
 327         if (retval != ERROR_OK)
 328                 return retval;
 329
 330         return dap_run(ap->dap);
 331 }
 332
 333 /**
 334  * Synchronous write of a block of memory, using a specific access size.
 335  *
 336  * @param ap The MEM-AP to access.
 337  * @param buffer The data buffer to write. No particular alignment is assumed.
 338  * @param size Which access size to use, in bytes. 1, 2 or 4.
 339  * @param count The number of writes to do (in size units, not bytes).
 340  * @param address Address to be written; it must be writable by the currently selected MEM-AP.
 341  * @param addrinc Whether the target address should be increased for each write or not. This
 342  *  should normally be true, except when writing to e.g. a FIFO.
 343  * @return ERROR_OK on success, otherwise an error code.
 344  */
 345 static int mem_ap_write(struct adiv5_ap *ap, const uint8_t *buffer, uint32_t size, uint32_t count,
 346                 target_addr_t address, bool addrinc)
 347 {
 348         struct adiv5_dap *dap = ap->dap;
 349         size_t nbytes = size * count;
 350         const uint32_t csw_addrincr = addrinc ? CSW_ADDRINC_SINGLE : CSW_ADDRINC_OFF;
 351         uint32_t csw_size;
 352         target_addr_t addr_xor;
 353         int retval = ERROR_OK;
 354
 355         /* TI BE-32 Quirks mode:
 356          * Writes on big-endian TMS570 behave very strangely. Observed behavior:
 357          *   size   write address   bytes written in order
 358          *   4      TAR ^ 0         (val >> 24), (val >> 16), (val >> 8), (val)
 359          *   2      TAR ^ 2         (val >> 8), (val)
 360          *   1      TAR ^ 3         (val)
 361          * For example, if you attempt to write a single byte to address 0, the processor
 362          * will actually write a byte to address 3.
 363          *
 364          * To make writes of size < 4 work as expected, we xor a value with the address before
 365          * setting the TAP, and we set the TAP after every transfer rather then relying on
 366          * address increment. */
 367
 368         if (size == 4) {
 369                 csw_size = CSW_32BIT;
 370                 addr_xor = 0;
 371         } else if (size == 2) {
 372                 csw_size = CSW_16BIT;
 373                 addr_xor = dap->ti_be_32_quirks ? 2 : 0;
 374         } else if (size == 1) {
 375                 csw_size = CSW_8BIT;
 376                 addr_xor = dap->ti_be_32_quirks ? 3 : 0;
 377         } else {
 378                 return ERROR_TARGET_UNALIGNED_ACCESS;
 379         }
 380
 381         if (ap->unaligned_access_bad && (address % size != 0))
 382                 return ERROR_TARGET_UNALIGNED_ACCESS;
 383
 384         while (nbytes > 0) {
 385                 uint32_t this_size = size;
 386
 387                 /* Select packed transfer if possible */
 388                 if (addrinc && ap->packed_transfers && nbytes >= 4
 389                                 && max_tar_block_size(ap->tar_autoincr_block, address) >= 4) {
 390                         this_size = 4;
 391                         retval = mem_ap_setup_csw(ap, csw_size | CSW_ADDRINC_PACKED);
 392                 } else {
 393                         retval = mem_ap_setup_csw(ap, csw_size | csw_addrincr);
 394                 }
 395
 396                 if (retval != ERROR_OK)
 397                         break;
 398
 399                 retval = mem_ap_setup_tar(ap, address ^ addr_xor);
 400                 if (retval != ERROR_OK)
 401                         return retval;
 402
 403                 /* How many source bytes each transfer will consume, and their location in the DRW,
 404                  * depends on the type of transfer and alignment. See ARM document IHI0031C. */
 405                 uint32_t outvalue = 0;
 406                 uint32_t drw_byte_idx = address;
 407                 if (dap->ti_be_32_quirks) {
 408                         switch (this_size) {
 409                         case 4:
 410                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (drw_byte_idx++ & 3) ^ addr_xor);
 411                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (drw_byte_idx++ & 3) ^ addr_xor);
 412                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (drw_byte_idx++ & 3) ^ addr_xor);
 413                                 outvalue |= (uint32_t)*buffer++ << 8 * (3 ^ (drw_byte_idx & 3) ^ addr_xor);
 414                                 break;
 415                         case 2:
 416                                 outvalue |= (uint32_t)*buffer++ << 8 * (1 ^ (drw_byte_idx++ & 3) ^ addr_xor);
 417                                 outvalue |= (uint32_t)*buffer++ << 8 * (1 ^ (drw_byte_idx & 3) ^ addr_xor);
 418                                 break;
 419                         case 1:
 420                                 outvalue |= (uint32_t)*buffer++ << 8 * (0 ^ (drw_byte_idx & 3) ^ addr_xor);
 421                                 break;
 422                         }
 423                 } else {
 424                         switch (this_size) {
 425                         case 4:
 426                                 outvalue |= (uint32_t)*buffer++ << 8 * (drw_byte_idx++ & 3);
 427                                 outvalue |= (uint32_t)*buffer++ << 8 * (drw_byte_idx++ & 3);
 428                                 /* fallthrough */
 429                         case 2:
 430                                 outvalue |= (uint32_t)*buffer++ << 8 * (drw_byte_idx++ & 3);
 431                                 /* fallthrough */
 432                         case 1:
 433                                 outvalue |= (uint32_t)*buffer++ << 8 * (drw_byte_idx & 3);
 434                         }
 435                 }
 436
 437                 nbytes -= this_size;
 438
 439                 retval = dap_queue_ap_write(ap, MEM_AP_REG_DRW(dap), outvalue);
 440                 if (retval != ERROR_OK)
 441                         break;
 442
 443                 mem_ap_update_tar_cache(ap);
 444                 if (addrinc)
 445                         address += this_size;
 446         }
 447
 448         /* REVISIT: Might want to have a queued version of this function that does not run. */
 449         if (retval == ERROR_OK)
 450                 retval = dap_run(dap);
 451
 452         if (retval != ERROR_OK) {
 453                 target_addr_t tar;
 454                 if (mem_ap_read_tar(ap, &tar) == ERROR_OK)
 455                         LOG_ERROR("Failed to write memory at " TARGET_ADDR_FMT, tar);
 456                 else
 457                         LOG_ERROR("Failed to write memory and, additionally, failed to find out where");
 458         }
 459
 460         return retval;
 461 }
 462
 463 /**
 464  * Synchronous read of a block of memory, using a specific access size.
 465  *
 466  * @param ap The MEM-AP to access.
 467  * @param buffer The data buffer to receive the data. No particular alignment is assumed.
 468  * @param size Which access size to use, in bytes. 1, 2 or 4.
 469  * @param count The number of reads to do (in size units, not bytes).
 470  * @param adr Address to be read; it must be readable by the currently selected MEM-AP.
 471  * @param addrinc Whether the target address should be increased after each read or not. This
 472  *  should normally be true, except when reading from e.g. a FIFO.
 473  * @return ERROR_OK on success, otherwise an error code.
 474  */
 475 static int mem_ap_read(struct adiv5_ap *ap, uint8_t *buffer, uint32_t size, uint32_t count,
 476                 target_addr_t adr, bool addrinc)
 477 {
 478         struct adiv5_dap *dap = ap->dap;
 479         size_t nbytes = size * count;
 480         const uint32_t csw_addrincr = addrinc ? CSW_ADDRINC_SINGLE : CSW_ADDRINC_OFF;
 481         uint32_t csw_size;
 482         target_addr_t address = adr;
 483         int retval = ERROR_OK;
 484
 485         /* TI BE-32 Quirks mode:
 486          * Reads on big-endian TMS570 behave strangely differently than writes.
 487          * They read from the physical address requested, but with DRW byte-reversed.
 488          * For example, a byte read from address 0 will place the result in the high bytes of DRW.
 489          * Also, packed 8-bit and 16-bit transfers seem to sometimes return garbage in some bytes,
 490          * so avoid them. */
 491
 492         if (size == 4)
 493                 csw_size = CSW_32BIT;
 494         else if (size == 2)
 495                 csw_size = CSW_16BIT;
 496         else if (size == 1)
 497                 csw_size = CSW_8BIT;
 498         else
 499                 return ERROR_TARGET_UNALIGNED_ACCESS;
 500
 501         if (ap->unaligned_access_bad && (adr % size != 0))
 502                 return ERROR_TARGET_UNALIGNED_ACCESS;
 503
 504         /* Allocate buffer to hold the sequence of DRW reads that will be made. This is a significant
 505          * over-allocation if packed transfers are going to be used, but determining the real need at
 506          * this point would be messy. */
 507         uint32_t *read_buf = calloc(count, sizeof(uint32_t));
 508         /* Multiplication count * sizeof(uint32_t) may overflow, calloc() is safe */
 509         uint32_t *read_ptr = read_buf;
 510         if (!read_buf) {
 511                 LOG_ERROR("Failed to allocate read buffer");
 512                 return ERROR_FAIL;
 513         }
 514
 515         /* Queue up all reads. Each read will store the entire DRW word in the read buffer. How many
 516          * useful bytes it contains, and their location in the word, depends on the type of transfer
 517          * and alignment. */
 518         while (nbytes > 0) {
 519                 uint32_t this_size = size;
 520
 521                 /* Select packed transfer if possible */
 522                 if (addrinc && ap->packed_transfers && nbytes >= 4
 523                                 && max_tar_block_size(ap->tar_autoincr_block, address) >= 4) {
 524                         this_size = 4;
 525                         retval = mem_ap_setup_csw(ap, csw_size | CSW_ADDRINC_PACKED);
 526                 } else {
 527                         retval = mem_ap_setup_csw(ap, csw_size | csw_addrincr);
 528                 }
 529                 if (retval != ERROR_OK)
 530                         break;
 531
 532                 retval = mem_ap_setup_tar(ap, address);
 533                 if (retval != ERROR_OK)
 534                         break;
 535
 536                 retval = dap_queue_ap_read(ap, MEM_AP_REG_DRW(dap), read_ptr++);
 537                 if (retval != ERROR_OK)
 538                         break;
 539
 540                 nbytes -= this_size;
 541                 if (addrinc)
 542                         address += this_size;
 543
 544                 mem_ap_update_tar_cache(ap);
 545         }
 546
 547         if (retval == ERROR_OK)
 548                 retval = dap_run(dap);
 549
 550         /* Restore state */
 551         address = adr;
 552         nbytes = size * count;
 553         read_ptr = read_buf;
 554
 555         /* If something failed, read TAR to find out how much data was successfully read, so we can
 556          * at least give the caller what we have. */
 557         if (retval != ERROR_OK) {
 558                 target_addr_t tar;
 559                 if (mem_ap_read_tar(ap, &tar) == ERROR_OK) {
 560                         /* TAR is incremented after failed transfer on some devices (eg Cortex-M4) */
 561                         LOG_ERROR("Failed to read memory at " TARGET_ADDR_FMT, tar);
 562                         if (nbytes > tar - address)
 563                                 nbytes = tar - address;
 564                 } else {
 565                         LOG_ERROR("Failed to read memory and, additionally, failed to find out where");
 566                         nbytes = 0;
 567                 }
 568         }
 569
 570         /* Replay loop to populate caller's buffer from the correct word and byte lane */
 571         while (nbytes > 0) {
 572                 uint32_t this_size = size;
 573
 574                 if (addrinc && ap->packed_transfers && nbytes >= 4
 575                                 && max_tar_block_size(ap->tar_autoincr_block, address) >= 4) {
 576                         this_size = 4;
 577                 }
 578
 579                 if (dap->ti_be_32_quirks) {
 580                         switch (this_size) {
 581                         case 4:
 582                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 583                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 584                                 /* fallthrough */
 585                         case 2:
 586                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 587                                 /* fallthrough */
 588                         case 1:
 589                                 *buffer++ = *read_ptr >> 8 * (3 - (address++ & 3));
 590                         }
 591                 } else {
 592                         switch (this_size) {
 593                         case 4:
 594                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 595                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 596                                 /* fallthrough */
 597                         case 2:
 598                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 599                                 /* fallthrough */
 600                         case 1:
 601                                 *buffer++ = *read_ptr >> 8 * (address++ & 3);
 602                         }
 603                 }
 604
 605                 read_ptr++;
 606                 nbytes -= this_size;
 607         }
 608
 609         free(read_buf);
 610         return retval;
 611 }
 612
 613 int mem_ap_read_buf(struct adiv5_ap *ap,
 614                 uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address)
 615 {
 616         return mem_ap_read(ap, buffer, size, count, address, true);
 617 }
 618
 619 int mem_ap_write_buf(struct adiv5_ap *ap,
 620                 const uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address)
 621 {
 622         return mem_ap_write(ap, buffer, size, count, address, true);
 623 }
 624
 625 int mem_ap_read_buf_noincr(struct adiv5_ap *ap,
 626                 uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address)
 627 {
 628         return mem_ap_read(ap, buffer, size, count, address, false);
 629 }
 630
 631 int mem_ap_write_buf_noincr(struct adiv5_ap *ap,
 632                 const uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address)
 633 {
 634         return mem_ap_write(ap, buffer, size, count, address, false);
 635 }
 636
 637 /*--------------------------------------------------------------------------*/
 638
 639
 640 #define DAP_POWER_DOMAIN_TIMEOUT (10)
 641
 642 /*--------------------------------------------------------------------------*/
 643
 644 /**
 645  * Invalidate cached DP select and cached TAR and CSW of all APs
 646  */
 647 void dap_invalidate_cache(struct adiv5_dap *dap)
 648 {
 649         dap->select = DP_SELECT_INVALID;
 650         dap->last_read = NULL;
 651
 652         int i;
 653         for (i = 0; i <= DP_APSEL_MAX; i++) {
 654                 /* force csw and tar write on the next mem-ap access */
 655                 dap->ap[i].tar_valid = false;
 656                 dap->ap[i].csw_value = 0;
 657         }
 658 }
 659
 660 /**
 661  * Initialize a DAP.  This sets up the power domains, prepares the DP
 662  * for further use and activates overrun checking.
 663  *
 664  * @param dap The DAP being initialized.
 665  */
 666 int dap_dp_init(struct adiv5_dap *dap)
 667 {
 668         int retval;
 669
 670         LOG_DEBUG("%s", adiv5_dap_name(dap));
 671
 672         dap->do_reconnect = false;
 673         dap_invalidate_cache(dap);
 674
 675         /*
 676          * Early initialize dap->dp_ctrl_stat.
 677          * In jtag mode only, if the following queue run (in dap_dp_poll_register)
 678          * fails and sets the sticky error, it will trigger the clearing
 679          * of the sticky. Without this initialization system and debug power
 680          * would be disabled while clearing the sticky error bit.
 681          */
 682         dap->dp_ctrl_stat = CDBGPWRUPREQ | CSYSPWRUPREQ;
 683
 684         /*
 685          * This write operation clears the sticky error bit in jtag mode only and
 686          * is ignored in swd mode. It also powers-up system and debug domains in
 687          * both jtag and swd modes, if not done before.
 688          */
 689         retval = dap_queue_dp_write(dap, DP_CTRL_STAT, dap->dp_ctrl_stat | SSTICKYERR);
 690         if (retval != ERROR_OK)
 691                 return retval;
 692
 693         retval = dap_queue_dp_read(dap, DP_CTRL_STAT, NULL);
 694         if (retval != ERROR_OK)
 695                 return retval;
 696
 697         retval = dap_queue_dp_write(dap, DP_CTRL_STAT, dap->dp_ctrl_stat);
 698         if (retval != ERROR_OK)
 699                 return retval;
 700
 701         /* Check that we have debug power domains activated */
 702         LOG_DEBUG("DAP: wait CDBGPWRUPACK");
 703         retval = dap_dp_poll_register(dap, DP_CTRL_STAT,
 704                                       CDBGPWRUPACK, CDBGPWRUPACK,
 705                                       DAP_POWER_DOMAIN_TIMEOUT);
 706         if (retval != ERROR_OK)
 707                 return retval;
 708
 709         if (!dap->ignore_syspwrupack) {
 710                 LOG_DEBUG("DAP: wait CSYSPWRUPACK");
 711                 retval = dap_dp_poll_register(dap, DP_CTRL_STAT,
 712                                               CSYSPWRUPACK, CSYSPWRUPACK,
 713                                               DAP_POWER_DOMAIN_TIMEOUT);
 714                 if (retval != ERROR_OK)
 715                         return retval;
 716         }
 717
 718         retval = dap_queue_dp_read(dap, DP_CTRL_STAT, NULL);
 719         if (retval != ERROR_OK)
 720                 return retval;
 721
 722         /* With debug power on we can activate OVERRUN checking */
 723         dap->dp_ctrl_stat = CDBGPWRUPREQ | CSYSPWRUPREQ | CORUNDETECT;
 724         retval = dap_queue_dp_write(dap, DP_CTRL_STAT, dap->dp_ctrl_stat);
 725         if (retval != ERROR_OK)
 726                 return retval;
 727         retval = dap_queue_dp_read(dap, DP_CTRL_STAT, NULL);
 728         if (retval != ERROR_OK)
 729                 return retval;
 730
 731         retval = dap_run(dap);
 732         if (retval != ERROR_OK)
 733                 return retval;
 734
 735         return retval;
 736 }
 737
 738 /**
 739  * Initialize a DAP or do reconnect if DAP is not accessible.
 740  *
 741  * @param dap The DAP being initialized.
 742  */
 743 int dap_dp_init_or_reconnect(struct adiv5_dap *dap)
 744 {
 745         LOG_DEBUG("%s", adiv5_dap_name(dap));
 746
 747         /*
 748          * Early initialize dap->dp_ctrl_stat.
 749          * In jtag mode only, if the following atomic reads fail and set the
 750          * sticky error, it will trigger the clearing of the sticky. Without this
 751          * initialization system and debug power would be disabled while clearing
 752          * the sticky error bit.
 753          */
 754         dap->dp_ctrl_stat = CDBGPWRUPREQ | CSYSPWRUPREQ;
 755
 756         dap->do_reconnect = false;
 757
 758         dap_dp_read_atomic(dap, DP_CTRL_STAT, NULL);
 759         if (dap->do_reconnect) {
 760                 /* dap connect calls dap_dp_init() after transport dependent initialization */
 761                 return dap->ops->connect(dap);
 762         } else {
 763                 return dap_dp_init(dap);
 764         }
 765 }
 766
 767 /**
 768  * Initialize a DAP.  This sets up the power domains, prepares the DP
 769  * for further use, and arranges to use AP #0 for all AP operations
 770  * until dap_ap-select() changes that policy.
 771  *
 772  * @param ap The MEM-AP being initialized.
 773  */
 774 int mem_ap_init(struct adiv5_ap *ap)
 775 {
 776         /* check that we support packed transfers */
 777         uint32_t csw, cfg;
 778         int retval;
 779         struct adiv5_dap *dap = ap->dap;
 780
 781         /* Set ap->cfg_reg before calling mem_ap_setup_transfer(). */
 782         /* mem_ap_setup_transfer() needs to know if the MEM_AP supports LPAE. */
 783         retval = dap_queue_ap_read(ap, MEM_AP_REG_CFG(dap), &cfg);
 784         if (retval != ERROR_OK)
 785                 return retval;
 786
 787         retval = dap_run(dap);
 788         if (retval != ERROR_OK)
 789                 return retval;
 790
 791         ap->cfg_reg = cfg;
 792         ap->tar_valid = false;
 793         ap->csw_value = 0;      /* force csw and tar write */
 794         retval = mem_ap_setup_transfer(ap, CSW_8BIT | CSW_ADDRINC_PACKED, 0);
 795         if (retval != ERROR_OK)
 796                 return retval;
 797
 798         retval = dap_queue_ap_read(ap, MEM_AP_REG_CSW(dap), &csw);
 799         if (retval != ERROR_OK)
 800                 return retval;
 801
 802         retval = dap_run(dap);
 803         if (retval != ERROR_OK)
 804                 return retval;
 805
 806         if (csw & CSW_ADDRINC_PACKED)
 807                 ap->packed_transfers = true;
 808         else
 809                 ap->packed_transfers = false;
 810
 811         /* Packed transfers on TI BE-32 processors do not work correctly in
 812          * many cases. */
 813         if (dap->ti_be_32_quirks)
 814                 ap->packed_transfers = false;
 815
 816         LOG_DEBUG("MEM_AP Packed Transfers: %s",
 817                         ap->packed_transfers ? "enabled" : "disabled");
 818
 819         /* The ARM ADI spec leaves implementation-defined whether unaligned
 820          * memory accesses work, only work partially, or cause a sticky error.
 821          * On TI BE-32 processors, reads seem to return garbage in some bytes
 822          * and unaligned writes seem to cause a sticky error.
 823          * TODO: it would be nice to have a way to detect whether unaligned
 824          * operations are supported on other processors. */
 825         ap->unaligned_access_bad = dap->ti_be_32_quirks;
 826
 827         LOG_DEBUG("MEM_AP CFG: large data %d, long address %d, big-endian %d",
 828                         !!(cfg & MEM_AP_REG_CFG_LD), !!(cfg & MEM_AP_REG_CFG_LA), !!(cfg & MEM_AP_REG_CFG_BE));
 829
 830         return ERROR_OK;
 831 }
 832
 833 /**
 834  * Put the debug link into SWD mode, if the target supports it.
 835  * The link's initial mode may be either JTAG (for example,
 836  * with SWJ-DP after reset) or SWD.
 837  *
 838  * Note that targets using the JTAG-DP do not support SWD, and that
 839  * some targets which could otherwise support it may have been
 840  * configured to disable SWD signaling
 841  *
 842  * @param dap The DAP used
 843  * @return ERROR_OK or else a fault code.
 844  */
 845 int dap_to_swd(struct adiv5_dap *dap)
 846 {
 847         LOG_DEBUG("Enter SWD mode");
 848
 849         return dap_send_sequence(dap, JTAG_TO_SWD);
 850 }
 851
 852 /**
 853  * Put the debug link into JTAG mode, if the target supports it.
 854  * The link's initial mode may be either SWD or JTAG.
 855  *
 856  * Note that targets implemented with SW-DP do not support JTAG, and
 857  * that some targets which could otherwise support it may have been
 858  * configured to disable JTAG signaling
 859  *
 860  * @param dap The DAP used
 861  * @return ERROR_OK or else a fault code.
 862  */
 863 int dap_to_jtag(struct adiv5_dap *dap)
 864 {
 865         LOG_DEBUG("Enter JTAG mode");
 866
 867         return dap_send_sequence(dap, SWD_TO_JTAG);
 868 }
 869
 870 /* CID interpretation -- see ARM IHI 0029E table B2-7
 871  * and ARM IHI 0031E table D1-2.
 872  *
 873  * From 2009/11/25 commit 21378f58b604:
 874  *   "OptimoDE DESS" is ARM's semicustom DSPish stuff.
 875  * Let's keep it as is, for the time being
 876  */
 877 static const char *class_description[16] = {
 878         [0x0] = "Generic verification component",
 879         [0x1] = "ROM table",
 880         [0x2] = "Reserved",
 881         [0x3] = "Reserved",
 882         [0x4] = "Reserved",
 883         [0x5] = "Reserved",
 884         [0x6] = "Reserved",
 885         [0x7] = "Reserved",
 886         [0x8] = "Reserved",
 887         [0x9] = "CoreSight component",
 888         [0xA] = "Reserved",
 889         [0xB] = "Peripheral Test Block",
 890         [0xC] = "Reserved",
 891         [0xD] = "OptimoDE DESS", /* see above */
 892         [0xE] = "Generic IP component",
 893         [0xF] = "CoreLink, PrimeCell or System component",
 894 };
 895
 896 #define ARCH_ID(architect, archid) ( \
 897         (((architect) << ARM_CS_C9_DEVARCH_ARCHITECT_SHIFT) & ARM_CS_C9_DEVARCH_ARCHITECT_MASK) | \
 898         (((archid) << ARM_CS_C9_DEVARCH_ARCHID_SHIFT) & ARM_CS_C9_DEVARCH_ARCHID_MASK) \
 899 )
 900
 901 static const struct {
 902         uint32_t arch_id;
 903         const char *description;
 904 } class0x9_devarch[] = {
 905         /* keep same unsorted order as in ARM IHI0029E */
 906         { ARCH_ID(ARM_ID, 0x0A00), "RAS architecture" },
 907         { ARCH_ID(ARM_ID, 0x1A01), "Instrumentation Trace Macrocell (ITM) architecture" },
 908         { ARCH_ID(ARM_ID, 0x1A02), "DWT architecture" },
 909         { ARCH_ID(ARM_ID, 0x1A03), "Flash Patch and Breakpoint unit (FPB) architecture" },
 910         { ARCH_ID(ARM_ID, 0x2A04), "Processor debug architecture (ARMv8-M)" },
 911         { ARCH_ID(ARM_ID, 0x6A05), "Processor debug architecture (ARMv8-R)" },
 912         { ARCH_ID(ARM_ID, 0x0A10), "PC sample-based profiling" },
 913         { ARCH_ID(ARM_ID, 0x4A13), "Embedded Trace Macrocell (ETM) architecture" },
 914         { ARCH_ID(ARM_ID, 0x1A14), "Cross Trigger Interface (CTI) architecture" },
 915         { ARCH_ID(ARM_ID, 0x6A15), "Processor debug architecture (v8.0-A)" },
 916         { ARCH_ID(ARM_ID, 0x7A15), "Processor debug architecture (v8.1-A)" },
 917         { ARCH_ID(ARM_ID, 0x8A15), "Processor debug architecture (v8.2-A)" },
 918         { ARCH_ID(ARM_ID, 0x2A16), "Processor Performance Monitor (PMU) architecture" },
 919         { ARCH_ID(ARM_ID, 0x0A17), "Memory Access Port v2 architecture" },
 920         { ARCH_ID(ARM_ID, 0x0A27), "JTAG Access Port v2 architecture" },
 921         { ARCH_ID(ARM_ID, 0x0A31), "Basic trace router" },
 922         { ARCH_ID(ARM_ID, 0x0A37), "Power requestor" },
 923         { ARCH_ID(ARM_ID, 0x0A47), "Unknown Access Port v2 architecture" },
 924         { ARCH_ID(ARM_ID, 0x0A50), "HSSTP architecture" },
 925         { ARCH_ID(ARM_ID, 0x0A63), "System Trace Macrocell (STM) architecture" },
 926         { ARCH_ID(ARM_ID, 0x0A75), "CoreSight ELA architecture" },
 927         { ARCH_ID(ARM_ID, 0x0AF7), "CoreSight ROM architecture" },
 928 };
 929
 930 #define DEVARCH_ID_MASK         (ARM_CS_C9_DEVARCH_ARCHITECT_MASK | ARM_CS_C9_DEVARCH_ARCHID_MASK)
 931 #define DEVARCH_ROM_C_0X9       ARCH_ID(ARM_ID, 0x0AF7)
 932
 933 static const char *class0x9_devarch_description(uint32_t devarch)
 934 {
 935         if (!(devarch & ARM_CS_C9_DEVARCH_PRESENT))
 936                 return "not present";
 937
 938         for (unsigned int i = 0; i < ARRAY_SIZE(class0x9_devarch); i++)
 939                 if ((devarch & DEVARCH_ID_MASK) == class0x9_devarch[i].arch_id)
 940                         return class0x9_devarch[i].description;
 941
 942         return "unknown";
 943 }
 944
 945 static const struct {
 946         enum ap_type type;
 947         const char *description;
 948 } ap_types[] = {
 949         { AP_TYPE_JTAG_AP,  "JTAG-AP" },
 950         { AP_TYPE_COM_AP,   "COM-AP" },
 951         { AP_TYPE_AHB3_AP,  "MEM-AP AHB3" },
 952         { AP_TYPE_APB_AP,   "MEM-AP APB2 or APB3" },
 953         { AP_TYPE_AXI_AP,   "MEM-AP AXI3 or AXI4" },
 954         { AP_TYPE_AHB5_AP,  "MEM-AP AHB5" },
 955         { AP_TYPE_APB4_AP,  "MEM-AP APB4" },
 956         { AP_TYPE_AXI5_AP,  "MEM-AP AXI5" },
 957         { AP_TYPE_AHB5H_AP, "MEM-AP AHB5 with enhanced HPROT" },
 958 };
 959
 960 static const char *ap_type_to_description(enum ap_type type)
 961 {
 962         for (unsigned int i = 0; i < ARRAY_SIZE(ap_types); i++)
 963                 if (type == ap_types[i].type)
 964                         return ap_types[i].description;
 965
 966         return "Unknown";
 967 }
 968
 969 bool is_ap_num_valid(struct adiv5_dap *dap, uint64_t ap_num)
 970 {
 971         if (!dap)
 972                 return false;
 973
 974         /* no autodetection, by now, so uninitialized is equivalent to ADIv5 for
 975          * backward compatibility */
 976         if (!is_adiv6(dap)) {
 977                 if (ap_num > DP_APSEL_MAX)
 978                         return false;
 979                 return true;
 980         }
 981
 982         if (is_adiv6(dap)) {
 983                 if (ap_num & 0x0fffULL)
 984                         return false;
 985                 if (dap->asize != 0)
 986                         if (ap_num & ((~0ULL) << dap->asize))
 987                                 return false;
 988                 return true;
 989         }
 990
 991         return false;
 992 }
 993
 994 /*
 995  * This function checks the ID for each access port to find the requested Access Port type
 996  * It also calls dap_get_ap() to increment the AP refcount
 997  */
 998 int dap_find_get_ap(struct adiv5_dap *dap, enum ap_type type_to_find, struct adiv5_ap **ap_out)
 999 {
1000         if (is_adiv6(dap)) {
1001                 /* TODO: scan the ROM table and detect the AP available */
1002                 LOG_DEBUG("On ADIv6 we cannot scan all the possible AP");
1003                 return ERROR_FAIL;
1004         }
1005
1006         /* Maximum AP number is 255 since the SELECT register is 8 bits */
1007         for (unsigned int ap_num = 0; ap_num <= DP_APSEL_MAX; ap_num++) {
1008                 struct adiv5_ap *ap = dap_get_ap(dap, ap_num);
1009                 if (!ap)
1010                         continue;
1011
1012                 /* read the IDR register of the Access Port */
1013                 uint32_t id_val = 0;
1014
1015                 int retval = dap_queue_ap_read(ap, AP_REG_IDR(dap), &id_val);
1016                 if (retval != ERROR_OK) {
1017                         dap_put_ap(ap);
1018                         return retval;
1019                 }
1020
1021                 retval = dap_run(dap);
1022
1023                 /* Reading register for a non-existent AP should not cause an error,
1024                  * but just to be sure, try to continue searching if an error does happen.
1025                  */
1026                 if (retval == ERROR_OK && (id_val & AP_TYPE_MASK) == type_to_find) {
1027                         LOG_DEBUG("Found %s at AP index: %d (IDR=0x%08" PRIX32 ")",
1028                                                 ap_type_to_description(type_to_find),
1029                                                 ap_num, id_val);
1030
1031                         *ap_out = ap;
1032                         return ERROR_OK;
1033                 }
1034                 dap_put_ap(ap);
1035         }
1036
1037         LOG_DEBUG("No %s found", ap_type_to_description(type_to_find));
1038         return ERROR_FAIL;
1039 }
1040
1041 static inline bool is_ap_in_use(struct adiv5_ap *ap)
1042 {
1043         return ap->refcount > 0 || ap->config_ap_never_release;
1044 }
1045
1046 static struct adiv5_ap *_dap_get_ap(struct adiv5_dap *dap, uint64_t ap_num)
1047 {
1048         if (!is_ap_num_valid(dap, ap_num)) {
1049                 LOG_ERROR("Invalid AP#0x%" PRIx64, ap_num);
1050                 return NULL;
1051         }
1052         if (is_adiv6(dap)) {
1053                 for (unsigned int i = 0; i <= DP_APSEL_MAX; i++) {
1054                         struct adiv5_ap *ap = &dap->ap[i];
1055                         if (is_ap_in_use(ap) && ap->ap_num == ap_num) {
1056                                 ++ap->refcount;
1057                                 return ap;
1058                         }
1059                 }
1060                 for (unsigned int i = 0; i <= DP_APSEL_MAX; i++) {
1061                         struct adiv5_ap *ap = &dap->ap[i];
1062                         if (!is_ap_in_use(ap)) {
1063                                 ap->ap_num = ap_num;
1064                                 ++ap->refcount;
1065                                 return ap;
1066                         }
1067                 }
1068                 LOG_ERROR("No more AP available!");
1069                 return NULL;
1070         }
1071
1072         /* ADIv5 */
1073         struct adiv5_ap *ap = &dap->ap[ap_num];
1074         ap->ap_num = ap_num;
1075         ++ap->refcount;
1076         return ap;
1077 }
1078
1079 /* Return AP with specified ap_num. Increment AP refcount */
1080 struct adiv5_ap *dap_get_ap(struct adiv5_dap *dap, uint64_t ap_num)
1081 {
1082         struct adiv5_ap *ap = _dap_get_ap(dap, ap_num);
1083         if (ap)
1084                 LOG_DEBUG("refcount AP#0x%" PRIx64 " get %u", ap_num, ap->refcount);
1085         return ap;
1086 }
1087
1088 /* Return AP with specified ap_num. Increment AP refcount and keep it non-zero */
1089 struct adiv5_ap *dap_get_config_ap(struct adiv5_dap *dap, uint64_t ap_num)
1090 {
1091         struct adiv5_ap *ap = _dap_get_ap(dap, ap_num);
1092         if (ap) {
1093                 ap->config_ap_never_release = true;
1094                 LOG_DEBUG("refcount AP#0x%" PRIx64 " get_config %u", ap_num, ap->refcount);
1095         }
1096         return ap;
1097 }
1098
1099 /* Decrement AP refcount and release the AP when refcount reaches zero */
1100 int dap_put_ap(struct adiv5_ap *ap)
1101 {
1102         if (ap->refcount == 0) {
1103                 LOG_ERROR("BUG: refcount AP#0x%" PRIx64 " put underflow", ap->ap_num);
1104                 return ERROR_FAIL;
1105         }
1106
1107         --ap->refcount;
1108
1109         LOG_DEBUG("refcount AP#0x%" PRIx64 " put %u", ap->ap_num, ap->refcount);
1110         if (!is_ap_in_use(ap)) {
1111                 /* defaults from dap_instance_init() */
1112                 ap->ap_num = DP_APSEL_INVALID;
1113                 ap->memaccess_tck = 255;
1114                 ap->tar_autoincr_block = (1 << 10);
1115                 ap->csw_default = CSW_AHB_DEFAULT;
1116                 ap->cfg_reg = MEM_AP_REG_CFG_INVALID;
1117         }
1118         return ERROR_OK;
1119 }
1120
1121 static int dap_get_debugbase(struct adiv5_ap *ap,
1122                         target_addr_t *dbgbase, uint32_t *apid)
1123 {
1124         struct adiv5_dap *dap = ap->dap;
1125         int retval;
1126         uint32_t baseptr_upper, baseptr_lower;
1127
1128         if (ap->cfg_reg == MEM_AP_REG_CFG_INVALID) {
1129                 retval = dap_queue_ap_read(ap, MEM_AP_REG_CFG(dap), &ap->cfg_reg);
1130                 if (retval != ERROR_OK)
1131                         return retval;
1132         }
1133         retval = dap_queue_ap_read(ap, MEM_AP_REG_BASE(dap), &baseptr_lower);
1134         if (retval != ERROR_OK)
1135                 return retval;
1136         retval = dap_queue_ap_read(ap, AP_REG_IDR(dap), apid);
1137         if (retval != ERROR_OK)
1138                 return retval;
1139         /* MEM_AP_REG_BASE64 is defined as 'RES0'; can be read and then ignored on 32 bits AP */
1140         if (ap->cfg_reg == MEM_AP_REG_CFG_INVALID || is_64bit_ap(ap)) {
1141                 retval = dap_queue_ap_read(ap, MEM_AP_REG_BASE64(dap), &baseptr_upper);
1142                 if (retval != ERROR_OK)
1143                         return retval;
1144         }
1145
1146         retval = dap_run(dap);
1147         if (retval != ERROR_OK)
1148                 return retval;
1149
1150         if (!is_64bit_ap(ap))
1151                 baseptr_upper = 0;
1152         *dbgbase = (((target_addr_t)baseptr_upper) << 32) | baseptr_lower;
1153
1154         return ERROR_OK;
1155 }
1156
1157 int adiv6_dap_read_baseptr(struct command_invocation *cmd, struct adiv5_dap *dap, uint64_t *baseptr)
1158 {
1159         uint32_t baseptr_lower, baseptr_upper = 0;
1160         int retval;
1161
1162         if (dap->asize > 32) {
1163                 retval = dap_queue_dp_read(dap, DP_BASEPTR1, &baseptr_upper);
1164                 if (retval != ERROR_OK)
1165                         return retval;
1166         }
1167
1168         retval = dap_dp_read_atomic(dap, DP_BASEPTR0, &baseptr_lower);
1169         if (retval != ERROR_OK)
1170                 return retval;
1171
1172         if ((baseptr_lower & DP_BASEPTR0_VALID) != DP_BASEPTR0_VALID) {
1173                 command_print(cmd, "System root table not present");
1174                 return ERROR_FAIL;
1175         }
1176
1177         baseptr_lower &= ~0x0fff;
1178         *baseptr = (((uint64_t)baseptr_upper) << 32) | baseptr_lower;
1179
1180         return ERROR_OK;
1181 }
1182
1183 /** Holds registers and coordinates of a CoreSight component */
1184 struct cs_component_vals {
1185         struct adiv5_ap *ap;
1186         target_addr_t component_base;
1187         uint64_t pid;
1188         uint32_t cid;
1189         uint32_t devarch;
1190         uint32_t devid;
1191         uint32_t devtype_memtype;
1192 };
1193
1194 /**
1195  * Read the CoreSight registers needed during ROM Table Parsing (RTP).
1196  *
1197  * @param ap             Pointer to AP containing the component.
1198  * @param component_base On MEM-AP access method, base address of the component.
1199  * @param v              Pointer to the struct holding the value of registers.
1200  *
1201  * @return ERROR_OK on success, else a fault code.
1202  */
1203 static int rtp_read_cs_regs(struct adiv5_ap *ap, target_addr_t component_base,
1204                 struct cs_component_vals *v)
1205 {
1206         assert(IS_ALIGNED(component_base, ARM_CS_ALIGN));
1207         assert(ap && v);
1208
1209         uint32_t cid0, cid1, cid2, cid3;
1210         uint32_t pid0, pid1, pid2, pid3, pid4;
1211         int retval = ERROR_OK;
1212
1213         v->ap = ap;
1214         v->component_base = component_base;
1215
1216         /* sort by offset to gain speed */
1217
1218         /*
1219          * Registers DEVARCH, DEVID and DEVTYPE are valid on Class 0x9 devices
1220          * only, but are at offset above 0xf00, so can be read on any device
1221          * without triggering error. Read them for eventual use on Class 0x9.
1222          */
1223         if (retval == ERROR_OK)
1224                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_C9_DEVARCH, &v->devarch);
1225
1226         if (retval == ERROR_OK)
1227                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_C9_DEVID, &v->devid);
1228
1229         /* Same address as ARM_CS_C1_MEMTYPE */
1230         if (retval == ERROR_OK)
1231                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_C9_DEVTYPE, &v->devtype_memtype);
1232
1233         if (retval == ERROR_OK)
1234                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_PIDR4, &pid4);
1235
1236         if (retval == ERROR_OK)
1237                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_PIDR0, &pid0);
1238         if (retval == ERROR_OK)
1239                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_PIDR1, &pid1);
1240         if (retval == ERROR_OK)
1241                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_PIDR2, &pid2);
1242         if (retval == ERROR_OK)
1243                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_PIDR3, &pid3);
1244
1245         if (retval == ERROR_OK)
1246                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_CIDR0, &cid0);
1247         if (retval == ERROR_OK)
1248                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_CIDR1, &cid1);
1249         if (retval == ERROR_OK)
1250                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_CIDR2, &cid2);
1251         if (retval == ERROR_OK)
1252                 retval = mem_ap_read_u32(ap, component_base + ARM_CS_CIDR3, &cid3);
1253
1254         if (retval == ERROR_OK)
1255                 retval = dap_run(ap->dap);
1256         if (retval != ERROR_OK) {
1257                 LOG_DEBUG("Failed read CoreSight registers");
1258                 return retval;
1259         }
1260
1261         v->cid = (cid3 & 0xff) << 24
1262                         | (cid2 & 0xff) << 16
1263                         | (cid1 & 0xff) << 8
1264                         | (cid0 & 0xff);
1265         v->pid = (uint64_t)(pid4 & 0xff) << 32
1266                         | (pid3 & 0xff) << 24
1267                         | (pid2 & 0xff) << 16
1268                         | (pid1 & 0xff) << 8
1269                         | (pid0 & 0xff);
1270
1271         return ERROR_OK;
1272 }
1273
1274 /* Part number interpretations are from Cortex
1275  * core specs, the CoreSight components TRM
1276  * (ARM DDI 0314H), CoreSight System Design
1277  * Guide (ARM DGI 0012D) and ETM specs; also
1278  * from chip observation (e.g. TI SDTI).
1279  */
1280
1281 static const struct dap_part_nums {
1282         uint16_t designer_id;
1283         uint16_t part_num;
1284         const char *type;
1285         const char *full;
1286 } dap_part_nums[] = {
1287         { ARM_ID, 0x000, "Cortex-M3 SCS",              "(System Control Space)", },
1288         { ARM_ID, 0x001, "Cortex-M3 ITM",              "(Instrumentation Trace Module)", },
1289         { ARM_ID, 0x002, "Cortex-M3 DWT",              "(Data Watchpoint and Trace)", },
1290         { ARM_ID, 0x003, "Cortex-M3 FPB",              "(Flash Patch and Breakpoint)", },
1291         { ARM_ID, 0x008, "Cortex-M0 SCS",              "(System Control Space)", },
1292         { ARM_ID, 0x00a, "Cortex-M0 DWT",              "(Data Watchpoint and Trace)", },
1293         { ARM_ID, 0x00b, "Cortex-M0 BPU",              "(Breakpoint Unit)", },
1294         { ARM_ID, 0x00c, "Cortex-M4 SCS",              "(System Control Space)", },
1295         { ARM_ID, 0x00d, "CoreSight ETM11",            "(Embedded Trace)", },
1296         { ARM_ID, 0x00e, "Cortex-M7 FPB",              "(Flash Patch and Breakpoint)", },
1297         { ARM_ID, 0x193, "SoC-600 TSGEN",              "(Timestamp Generator)", },
1298         { ARM_ID, 0x470, "Cortex-M1 ROM",              "(ROM Table)", },
1299         { ARM_ID, 0x471, "Cortex-M0 ROM",              "(ROM Table)", },
1300         { ARM_ID, 0x490, "Cortex-A15 GIC",             "(Generic Interrupt Controller)", },
1301         { ARM_ID, 0x492, "Cortex-R52 GICD",            "(Distributor)", },
1302         { ARM_ID, 0x493, "Cortex-R52 GICR",            "(Redistributor)", },
1303         { ARM_ID, 0x4a1, "Cortex-A53 ROM",             "(v8 Memory Map ROM Table)", },
1304         { ARM_ID, 0x4a2, "Cortex-A57 ROM",             "(ROM Table)", },
1305         { ARM_ID, 0x4a3, "Cortex-A53 ROM",             "(v7 Memory Map ROM Table)", },
1306         { ARM_ID, 0x4a4, "Cortex-A72 ROM",             "(ROM Table)", },
1307         { ARM_ID, 0x4a9, "Cortex-A9 ROM",              "(ROM Table)", },
1308         { ARM_ID, 0x4aa, "Cortex-A35 ROM",             "(v8 Memory Map ROM Table)", },
1309         { ARM_ID, 0x4af, "Cortex-A15 ROM",             "(ROM Table)", },
1310         { ARM_ID, 0x4b5, "Cortex-R5 ROM",              "(ROM Table)", },
1311         { ARM_ID, 0x4b8, "Cortex-R52 ROM",             "(ROM Table)", },
1312         { ARM_ID, 0x4c0, "Cortex-M0+ ROM",             "(ROM Table)", },
1313         { ARM_ID, 0x4c3, "Cortex-M3 ROM",              "(ROM Table)", },
1314         { ARM_ID, 0x4c4, "Cortex-M4 ROM",              "(ROM Table)", },
1315         { ARM_ID, 0x4c7, "Cortex-M7 PPB ROM",          "(Private Peripheral Bus ROM Table)", },
1316         { ARM_ID, 0x4c8, "Cortex-M7 ROM",              "(ROM Table)", },
1317         { ARM_ID, 0x4e0, "Cortex-A35 ROM",             "(v7 Memory Map ROM Table)", },
1318         { ARM_ID, 0x4e4, "Cortex-A76 ROM",             "(ROM Table)", },
1319         { ARM_ID, 0x906, "CoreSight CTI",              "(Cross Trigger)", },
1320         { ARM_ID, 0x907, "CoreSight ETB",              "(Trace Buffer)", },
1321         { ARM_ID, 0x908, "CoreSight CSTF",             "(Trace Funnel)", },
1322         { ARM_ID, 0x909, "CoreSight ATBR",             "(Advanced Trace Bus Replicator)", },
1323         { ARM_ID, 0x910, "CoreSight ETM9",             "(Embedded Trace)", },
1324         { ARM_ID, 0x912, "CoreSight TPIU",             "(Trace Port Interface Unit)", },
1325         { ARM_ID, 0x913, "CoreSight ITM",              "(Instrumentation Trace Macrocell)", },
1326         { ARM_ID, 0x914, "CoreSight SWO",              "(Single Wire Output)", },
1327         { ARM_ID, 0x917, "CoreSight HTM",              "(AHB Trace Macrocell)", },
1328         { ARM_ID, 0x920, "CoreSight ETM11",            "(Embedded Trace)", },
1329         { ARM_ID, 0x921, "Cortex-A8 ETM",              "(Embedded Trace)", },
1330         { ARM_ID, 0x922, "Cortex-A8 CTI",              "(Cross Trigger)", },
1331         { ARM_ID, 0x923, "Cortex-M3 TPIU",             "(Trace Port Interface Unit)", },
1332         { ARM_ID, 0x924, "Cortex-M3 ETM",              "(Embedded Trace)", },
1333         { ARM_ID, 0x925, "Cortex-M4 ETM",              "(Embedded Trace)", },
1334         { ARM_ID, 0x930, "Cortex-R4 ETM",              "(Embedded Trace)", },
1335         { ARM_ID, 0x931, "Cortex-R5 ETM",              "(Embedded Trace)", },
1336         { ARM_ID, 0x932, "CoreSight MTB-M0+",          "(Micro Trace Buffer)", },
1337         { ARM_ID, 0x941, "CoreSight TPIU-Lite",        "(Trace Port Interface Unit)", },
1338         { ARM_ID, 0x950, "Cortex-A9 PTM",              "(Program Trace Macrocell)", },
1339         { ARM_ID, 0x955, "Cortex-A5 ETM",              "(Embedded Trace)", },
1340         { ARM_ID, 0x95a, "Cortex-A72 ETM",             "(Embedded Trace)", },
1341         { ARM_ID, 0x95b, "Cortex-A17 PTM",             "(Program Trace Macrocell)", },
1342         { ARM_ID, 0x95d, "Cortex-A53 ETM",             "(Embedded Trace)", },
1343         { ARM_ID, 0x95e, "Cortex-A57 ETM",             "(Embedded Trace)", },
1344         { ARM_ID, 0x95f, "Cortex-A15 PTM",             "(Program Trace Macrocell)", },
1345         { ARM_ID, 0x961, "CoreSight TMC",              "(Trace Memory Controller)", },
1346         { ARM_ID, 0x962, "CoreSight STM",              "(System Trace Macrocell)", },
1347         { ARM_ID, 0x975, "Cortex-M7 ETM",              "(Embedded Trace)", },
1348         { ARM_ID, 0x9a0, "CoreSight PMU",              "(Performance Monitoring Unit)", },
1349         { ARM_ID, 0x9a1, "Cortex-M4 TPIU",             "(Trace Port Interface Unit)", },
1350         { ARM_ID, 0x9a4, "CoreSight GPR",              "(Granular Power Requester)", },
1351         { ARM_ID, 0x9a5, "Cortex-A5 PMU",              "(Performance Monitor Unit)", },
1352         { ARM_ID, 0x9a7, "Cortex-A7 PMU",              "(Performance Monitor Unit)", },
1353         { ARM_ID, 0x9a8, "Cortex-A53 CTI",             "(Cross Trigger)", },
1354         { ARM_ID, 0x9a9, "Cortex-M7 TPIU",             "(Trace Port Interface Unit)", },
1355         { ARM_ID, 0x9ae, "Cortex-A17 PMU",             "(Performance Monitor Unit)", },
1356         { ARM_ID, 0x9af, "Cortex-A15 PMU",             "(Performance Monitor Unit)", },
1357         { ARM_ID, 0x9b6, "Cortex-R52 PMU/CTI/ETM",     "(Performance Monitor Unit/Cross Trigger/ETM)", },
1358         { ARM_ID, 0x9b7, "Cortex-R7 PMU",              "(Performance Monitor Unit)", },
1359         { ARM_ID, 0x9d3, "Cortex-A53 PMU",             "(Performance Monitor Unit)", },
1360         { ARM_ID, 0x9d7, "Cortex-A57 PMU",             "(Performance Monitor Unit)", },
1361         { ARM_ID, 0x9d8, "Cortex-A72 PMU",             "(Performance Monitor Unit)", },
1362         { ARM_ID, 0x9da, "Cortex-A35 PMU/CTI/ETM",     "(Performance Monitor Unit/Cross Trigger/ETM)", },
1363         { ARM_ID, 0x9e2, "SoC-600 APB-AP",             "(APB4 Memory Access Port)", },
1364         { ARM_ID, 0x9e3, "SoC-600 AHB-AP",             "(AHB5 Memory Access Port)", },
1365         { ARM_ID, 0x9e4, "SoC-600 AXI-AP",             "(AXI Memory Access Port)", },
1366         { ARM_ID, 0x9e5, "SoC-600 APv1 Adapter",       "(Access Port v1 Adapter)", },
1367         { ARM_ID, 0x9e6, "SoC-600 JTAG-AP",            "(JTAG Access Port)", },
1368         { ARM_ID, 0x9e7, "SoC-600 TPIU",               "(Trace Port Interface Unit)", },
1369         { ARM_ID, 0x9e8, "SoC-600 TMC ETR/ETS",        "(Embedded Trace Router/Streamer)", },
1370         { ARM_ID, 0x9e9, "SoC-600 TMC ETB",            "(Embedded Trace Buffer)", },
1371         { ARM_ID, 0x9ea, "SoC-600 TMC ETF",            "(Embedded Trace FIFO)", },
1372         { ARM_ID, 0x9eb, "SoC-600 ATB Funnel",         "(Trace Funnel)", },
1373         { ARM_ID, 0x9ec, "SoC-600 ATB Replicator",     "(Trace Replicator)", },
1374         { ARM_ID, 0x9ed, "SoC-600 CTI",                "(Cross Trigger)", },
1375         { ARM_ID, 0x9ee, "SoC-600 CATU",               "(Address Translation Unit)", },
1376         { ARM_ID, 0xc05, "Cortex-A5 Debug",            "(Debug Unit)", },
1377         { ARM_ID, 0xc07, "Cortex-A7 Debug",            "(Debug Unit)", },
1378         { ARM_ID, 0xc08, "Cortex-A8 Debug",            "(Debug Unit)", },
1379         { ARM_ID, 0xc09, "Cortex-A9 Debug",            "(Debug Unit)", },
1380         { ARM_ID, 0xc0e, "Cortex-A17 Debug",           "(Debug Unit)", },
1381         { ARM_ID, 0xc0f, "Cortex-A15 Debug",           "(Debug Unit)", },
1382         { ARM_ID, 0xc14, "Cortex-R4 Debug",            "(Debug Unit)", },
1383         { ARM_ID, 0xc15, "Cortex-R5 Debug",            "(Debug Unit)", },
1384         { ARM_ID, 0xc17, "Cortex-R7 Debug",            "(Debug Unit)", },
1385         { ARM_ID, 0xd03, "Cortex-A53 Debug",           "(Debug Unit)", },
1386         { ARM_ID, 0xd04, "Cortex-A35 Debug",           "(Debug Unit)", },
1387         { ARM_ID, 0xd07, "Cortex-A57 Debug",           "(Debug Unit)", },
1388         { ARM_ID, 0xd08, "Cortex-A72 Debug",           "(Debug Unit)", },
1389         { ARM_ID, 0xd0b, "Cortex-A76 Debug",           "(Debug Unit)", },
1390         { ARM_ID, 0xd0c, "Neoverse N1",                "(Debug Unit)", },
1391         { ARM_ID, 0xd13, "Cortex-R52 Debug",           "(Debug Unit)", },
1392         { ARM_ID, 0xd49, "Neoverse N2",                "(Debug Unit)", },
1393         { 0x017,  0x120, "TI SDTI",                    "(System Debug Trace Interface)", }, /* from OMAP3 memmap */
1394         { 0x017,  0x343, "TI DAPCTL",                  "", }, /* from OMAP3 memmap */
1395         { 0x017,  0x9af, "MSP432 ROM",                 "(ROM Table)" },
1396         { 0x01f,  0xcd0, "Atmel CPU with DSU",         "(CPU)" },
1397         { 0x041,  0x1db, "XMC4500 ROM",                "(ROM Table)" },
1398         { 0x041,  0x1df, "XMC4700/4800 ROM",           "(ROM Table)" },
1399         { 0x041,  0x1ed, "XMC1000 ROM",                "(ROM Table)" },
1400         { 0x065,  0x000, "SHARC+/Blackfin+",           "", },
1401         { 0x070,  0x440, "Qualcomm QDSS Component v1", "(Qualcomm Designed CoreSight Component v1)", },
1402         { 0x0bf,  0x100, "Brahma-B53 Debug",           "(Debug Unit)", },
1403         { 0x0bf,  0x9d3, "Brahma-B53 PMU",             "(Performance Monitor Unit)", },
1404         { 0x0bf,  0x4a1, "Brahma-B53 ROM",             "(ROM Table)", },
1405         { 0x0bf,  0x721, "Brahma-B53 ROM",             "(ROM Table)", },
1406         { 0x1eb,  0x181, "Tegra 186 ROM",              "(ROM Table)", },
1407         { 0x1eb,  0x202, "Denver ETM",                 "(Denver Embedded Trace)", },
1408         { 0x1eb,  0x211, "Tegra 210 ROM",              "(ROM Table)", },
1409         { 0x1eb,  0x302, "Denver Debug",               "(Debug Unit)", },
1410         { 0x1eb,  0x402, "Denver PMU",                 "(Performance Monitor Unit)", },
1411 };
1412
1413 static const struct dap_part_nums *pidr_to_part_num(unsigned int designer_id, unsigned int part_num)
1414 {
1415         static const struct dap_part_nums unknown = {
1416                 .type = "Unrecognized",
1417                 .full = "",
1418         };
1419
1420         for (unsigned int i = 0; i < ARRAY_SIZE(dap_part_nums); i++)
1421                 if (dap_part_nums[i].designer_id == designer_id && dap_part_nums[i].part_num == part_num)
1422                         return &dap_part_nums[i];
1423
1424         return &unknown;
1425 }
1426
1427 static int dap_devtype_display(struct command_invocation *cmd, uint32_t devtype)
1428 {
1429         const char *major = "Reserved", *subtype = "Reserved";
1430         const unsigned int minor = (devtype & ARM_CS_C9_DEVTYPE_SUB_MASK) >> ARM_CS_C9_DEVTYPE_SUB_SHIFT;
1431         const unsigned int devtype_major = (devtype & ARM_CS_C9_DEVTYPE_MAJOR_MASK) >> ARM_CS_C9_DEVTYPE_MAJOR_SHIFT;
1432         switch (devtype_major) {
1433         case 0:
1434                 major = "Miscellaneous";
1435                 switch (minor) {
1436                 case 0:
1437                         subtype = "other";
1438                         break;
1439                 case 4:
1440                         subtype = "Validation component";
1441                         break;
1442                 }
1443                 break;
1444         case 1:
1445                 major = "Trace Sink";
1446                 switch (minor) {
1447                 case 0:
1448                         subtype = "other";
1449                         break;
1450                 case 1:
1451                         subtype = "Port";
1452                         break;
1453                 case 2:
1454                         subtype = "Buffer";
1455                         break;
1456                 case 3:
1457                         subtype = "Router";
1458                         break;
1459                 }
1460                 break;
1461         case 2:
1462                 major = "Trace Link";
1463                 switch (minor) {
1464                 case 0:
1465                         subtype = "other";
1466                         break;
1467                 case 1:
1468                         subtype = "Funnel, router";
1469                         break;
1470                 case 2:
1471                         subtype = "Filter";
1472                         break;
1473                 case 3:
1474                         subtype = "FIFO, buffer";
1475                         break;
1476                 }
1477                 break;
1478         case 3:
1479                 major = "Trace Source";
1480                 switch (minor) {
1481                 case 0:
1482                         subtype = "other";
1483                         break;
1484                 case 1:
1485                         subtype = "Processor";
1486                         break;
1487                 case 2:
1488                         subtype = "DSP";
1489                         break;
1490                 case 3:
1491                         subtype = "Engine/Coprocessor";
1492                         break;
1493                 case 4:
1494                         subtype = "Bus";
1495                         break;
1496                 case 6:
1497                         subtype = "Software";
1498                         break;
1499                 }
1500                 break;
1501         case 4:
1502                 major = "Debug Control";
1503                 switch (minor) {
1504                 case 0:
1505                         subtype = "other";
1506                         break;
1507                 case 1:
1508                         subtype = "Trigger Matrix";
1509                         break;
1510                 case 2:
1511                         subtype = "Debug Auth";
1512                         break;
1513                 case 3:
1514                         subtype = "Power Requestor";
1515                         break;
1516                 }
1517                 break;
1518         case 5:
1519                 major = "Debug Logic";
1520                 switch (minor) {
1521                 case 0:
1522                         subtype = "other";
1523                         break;
1524                 case 1:
1525                         subtype = "Processor";
1526                         break;
1527                 case 2:
1528                         subtype = "DSP";
1529                         break;
1530                 case 3:
1531                         subtype = "Engine/Coprocessor";
1532                         break;
1533                 case 4:
1534                         subtype = "Bus";
1535                         break;
1536                 case 5:
1537                         subtype = "Memory";
1538                         break;
1539                 }
1540                 break;
1541         case 6:
1542                 major = "Performance Monitor";
1543                 switch (minor) {
1544                 case 0:
1545                         subtype = "other";
1546                         break;
1547                 case 1:
1548                         subtype = "Processor";
1549                         break;
1550                 case 2:
1551                         subtype = "DSP";
1552                         break;
1553                 case 3:
1554                         subtype = "Engine/Coprocessor";
1555                         break;
1556                 case 4:
1557                         subtype = "Bus";
1558                         break;
1559                 case 5:
1560                         subtype = "Memory";
1561                         break;
1562                 }
1563                 break;
1564         }
1565         command_print(cmd, "\t\tType is 0x%02x, %s, %s",
1566                         devtype & ARM_CS_C9_DEVTYPE_MASK,
1567                         major, subtype);
1568         return ERROR_OK;
1569 }
1570
1571 /**
1572  * Actions/operations to be executed while parsing ROM tables.
1573  */
1574 struct rtp_ops {
1575         /**
1576          * Executed at the start of a new MEM-AP, typically to print the MEM-AP header.
1577          * @param retval    Error encountered while reading AP.
1578          * @param ap        Pointer to AP.
1579          * @param dbgbase   Value of MEM-AP Debug Base Address register.
1580          * @param apid      Value of MEM-AP IDR Identification Register.
1581          * @param depth     The current depth level of ROM table.
1582          * @param priv      Pointer to private data.
1583          * @return          ERROR_OK on success, else a fault code.
1584          */
1585         int (*mem_ap_header)(int retval, struct adiv5_ap *ap, uint64_t dbgbase,
1586                         uint32_t apid, int depth, void *priv);
1587         /**
1588          * Executed when a CoreSight component is parsed, typically to print
1589          * information on the component.
1590          * @param retval    Error encountered while reading component's registers.
1591          * @param v         Pointer to a container of the component's registers.
1592          * @param depth     The current depth level of ROM table.
1593          * @param priv      Pointer to private data.
1594          * @return          ERROR_OK on success, else a fault code.
1595          */
1596         int (*cs_component)(int retval, struct cs_component_vals *v, int depth, void *priv);
1597         /**
1598          * Executed for each entry of a ROM table, typically to print the entry
1599          * and information about validity or end-of-table mark.
1600          * @param retval    Error encountered while reading the ROM table entry.
1601          * @param depth     The current depth level of ROM table.
1602          * @param offset    The offset of the entry in the ROM table.
1603          * @param romentry  The value of the ROM table entry.
1604          * @param priv      Pointer to private data.
1605          * @return          ERROR_OK on success, else a fault code.
1606          */
1607         int (*rom_table_entry)(int retval, int depth, unsigned int offset, uint64_t romentry,
1608                         void *priv);
1609         /**
1610          * Private data
1611          */
1612         void *priv;
1613 };
1614
1615 /**
1616  * Wrapper around struct rtp_ops::mem_ap_header.
1617  * Input parameter @a retval is propagated.
1618  */
1619 static int rtp_ops_mem_ap_header(const struct rtp_ops *ops,
1620                 int retval, struct adiv5_ap *ap, uint64_t dbgbase, uint32_t apid, int depth)
1621 {
1622         if (!ops->mem_ap_header)
1623                 return retval;
1624
1625         int retval1 = ops->mem_ap_header(retval, ap, dbgbase, apid, depth, ops->priv);
1626         if (retval != ERROR_OK)
1627                 return retval;
1628         return retval1;
1629 }
1630
1631 /**
1632  * Wrapper around struct rtp_ops::cs_component.
1633  * Input parameter @a retval is propagated.
1634  */
1635 static int rtp_ops_cs_component(const struct rtp_ops *ops,
1636                 int retval, struct cs_component_vals *v, int depth)
1637 {
1638         if (!ops->cs_component)
1639                 return retval;
1640
1641         int retval1 = ops->cs_component(retval, v, depth, ops->priv);
1642         if (retval != ERROR_OK)
1643                 return retval;
1644         return retval1;
1645 }
1646
1647 /**
1648  * Wrapper around struct rtp_ops::rom_table_entry.
1649  * Input parameter @a retval is propagated.
1650  */
1651 static int rtp_ops_rom_table_entry(const struct rtp_ops *ops,
1652                 int retval, int depth, unsigned int offset, uint64_t romentry)
1653 {
1654         if (!ops->rom_table_entry)
1655                 return retval;
1656
1657         int retval1 = ops->rom_table_entry(retval, depth, offset, romentry, ops->priv);
1658         if (retval != ERROR_OK)
1659                 return retval;
1660         return retval1;
1661 }
1662
1663 /* Broken ROM tables can have circular references. Stop after a while */
1664 #define ROM_TABLE_MAX_DEPTH (16)
1665
1666 /**
1667  * Value used only during lookup of a CoreSight component in ROM table.
1668  * Return CORESIGHT_COMPONENT_FOUND when component is found.
1669  * Return ERROR_OK when component is not found yet.
1670  * Return any other ERROR_* in case of error.
1671  */
1672 #define CORESIGHT_COMPONENT_FOUND (1)
1673
1674 static int rtp_cs_component(const struct rtp_ops *ops,
1675                 struct adiv5_ap *ap, target_addr_t dbgbase, int depth);
1676
1677 static int rtp_rom_loop(const struct rtp_ops *ops,
1678                 struct adiv5_ap *ap, target_addr_t base_address, int depth,
1679                 unsigned int width, unsigned int max_entries)
1680 {
1681         assert(IS_ALIGNED(base_address, ARM_CS_ALIGN));
1682
1683         unsigned int offset = 0;
1684         while (max_entries--) {
1685                 uint64_t romentry;
1686                 uint32_t romentry_low, romentry_high;
1687                 target_addr_t component_base;
1688                 unsigned int saved_offset = offset;
1689
1690                 int retval = mem_ap_read_u32(ap, base_address + offset, &romentry_low);
1691                 offset += 4;
1692                 if (retval == ERROR_OK && width == 64) {
1693                         retval = mem_ap_read_u32(ap, base_address + offset, &romentry_high);
1694                         offset += 4;
1695                 }
1696                 if (retval == ERROR_OK)
1697                         retval = dap_run(ap->dap);
1698                 if (retval != ERROR_OK) {
1699                         LOG_DEBUG("Failed read ROM table entry");
1700                         return retval;
1701                 }
1702
1703                 if (width == 64) {
1704                         romentry = (((uint64_t)romentry_high) << 32) | romentry_low;
1705                         component_base = base_address +
1706                                 ((((uint64_t)romentry_high) << 32) | (romentry_low & ARM_CS_ROMENTRY_OFFSET_MASK));
1707                 } else {
1708                         romentry = romentry_low;
1709                         /* "romentry" is signed */
1710                         component_base = base_address + (int32_t)(romentry_low & ARM_CS_ROMENTRY_OFFSET_MASK);
1711                         if (!is_64bit_ap(ap))
1712                                 component_base = (uint32_t)component_base;
1713                 }
1714                 retval = rtp_ops_rom_table_entry(ops, retval, depth, saved_offset, romentry);
1715                 if (retval != ERROR_OK)
1716                         return retval;
1717
1718                 if (romentry == 0) {
1719                         /* End of ROM table */
1720                         break;
1721                 }
1722
1723                 if (!(romentry & ARM_CS_ROMENTRY_PRESENT))
1724                         continue;
1725
1726                 /* Recurse */
1727                 retval = rtp_cs_component(ops, ap, component_base, depth + 1);
1728                 if (retval == CORESIGHT_COMPONENT_FOUND)
1729                         return CORESIGHT_COMPONENT_FOUND;
1730                 if (retval != ERROR_OK) {
1731                         /* TODO: do we need to send an ABORT before continuing? */
1732                         LOG_DEBUG("Ignore error parsing CoreSight component");
1733                         continue;
1734                 }
1735         }
1736
1737         return ERROR_OK;
1738 }
1739
1740 static int rtp_cs_component(const struct rtp_ops *ops,
1741                 struct adiv5_ap *ap, target_addr_t base_address, int depth)
1742 {
1743         struct cs_component_vals v;
1744         int retval;
1745
1746         assert(IS_ALIGNED(base_address, ARM_CS_ALIGN));
1747
1748         if (depth > ROM_TABLE_MAX_DEPTH)
1749                 retval = ERROR_FAIL;
1750         else
1751                 retval = rtp_read_cs_regs(ap, base_address, &v);
1752
1753         retval = rtp_ops_cs_component(ops, retval, &v, depth);
1754         if (retval == CORESIGHT_COMPONENT_FOUND)
1755                 return CORESIGHT_COMPONENT_FOUND;
1756         if (retval != ERROR_OK)
1757                 return ERROR_OK; /* Don't abort recursion */
1758
1759         if (!is_valid_arm_cs_cidr(v.cid))
1760                 return ERROR_OK; /* Don't abort recursion */
1761
1762         const unsigned int class = ARM_CS_CIDR_CLASS(v.cid);
1763
1764         if (class == ARM_CS_CLASS_0X1_ROM_TABLE)
1765                 return rtp_rom_loop(ops, ap, base_address, depth, 32, 960);
1766
1767         if (class == ARM_CS_CLASS_0X9_CS_COMPONENT) {
1768                 if ((v.devarch & ARM_CS_C9_DEVARCH_PRESENT) == 0)
1769                         return ERROR_OK;
1770
1771                 /* quit if not ROM table */
1772                 if ((v.devarch & DEVARCH_ID_MASK) != DEVARCH_ROM_C_0X9)
1773                         return ERROR_OK;
1774
1775                 if ((v.devid & ARM_CS_C9_DEVID_FORMAT_MASK) == ARM_CS_C9_DEVID_FORMAT_64BIT)
1776                         return rtp_rom_loop(ops, ap, base_address, depth, 64, 256);
1777                 else
1778                         return rtp_rom_loop(ops, ap, base_address, depth, 32, 512);
1779         }
1780
1781         /* Class other than 0x1 and 0x9 */
1782         return ERROR_OK;
1783 }
1784
1785 static int rtp_ap(const struct rtp_ops *ops, struct adiv5_ap *ap, int depth)
1786 {
1787         int retval;
1788         uint32_t apid;
1789         target_addr_t dbgbase, invalid_entry;
1790
1791         /* Now we read ROM table ID registers, ref. ARM IHI 0029B sec  */
1792         retval = dap_get_debugbase(ap, &dbgbase, &apid);
1793         if (retval != ERROR_OK)
1794                 return retval;
1795         retval = rtp_ops_mem_ap_header(ops, retval, ap, dbgbase, apid, depth);
1796         if (retval != ERROR_OK)
1797                 return retval;
1798
1799         if (apid == 0)
1800                 return ERROR_FAIL;
1801
1802         /* NOTE: a MEM-AP may have a single CoreSight component that's
1803          * not a ROM table ... or have no such components at all.
1804          */
1805         const unsigned int class = (apid & AP_REG_IDR_CLASS_MASK) >> AP_REG_IDR_CLASS_SHIFT;
1806
1807         if (class == AP_REG_IDR_CLASS_MEM_AP) {
1808                 if (is_64bit_ap(ap))
1809                         invalid_entry = 0xFFFFFFFFFFFFFFFFull;
1810                 else
1811                         invalid_entry = 0xFFFFFFFFul;
1812
1813                 if (dbgbase != invalid_entry && (dbgbase & 0x3) != 0x2) {
1814                         retval = rtp_cs_component(ops, ap, dbgbase & 0xFFFFFFFFFFFFF000ull, depth);
1815                         if (retval == CORESIGHT_COMPONENT_FOUND)
1816                                 return CORESIGHT_COMPONENT_FOUND;
1817                 }
1818         }
1819
1820         return ERROR_OK;
1821 }
1822
1823 /* Actions for command "dap info" */
1824
1825 static int dap_info_mem_ap_header(int retval, struct adiv5_ap *ap,
1826                 target_addr_t dbgbase, uint32_t apid, int depth, void *priv)
1827 {
1828         struct command_invocation *cmd = priv;
1829         target_addr_t invalid_entry;
1830         char tabs[17] = "";
1831
1832         if (retval != ERROR_OK) {
1833                 command_print(cmd, "\t\tCan't read MEM-AP, the corresponding core might be turned off");
1834                 return retval;
1835         }
1836
1837         if (depth > ROM_TABLE_MAX_DEPTH) {
1838                 command_print(cmd, "\tTables too deep");
1839                 return ERROR_FAIL;
1840         }
1841
1842         if (depth)
1843                 snprintf(tabs, sizeof(tabs), "\t[L%02d] ", depth);
1844
1845         command_print(cmd, "%sAP # 0x%" PRIx64, tabs, ap->ap_num);
1846
1847         command_print(cmd, "\t\tAP ID register 0x%8.8" PRIx32, apid);
1848         if (apid == 0) {
1849                 command_print(cmd, "\t\tNo AP found at this AP#0x%" PRIx64, ap->ap_num);
1850                 return ERROR_FAIL;
1851         }
1852
1853         command_print(cmd, "\t\tType is %s", ap_type_to_description(apid & AP_TYPE_MASK));
1854
1855         /* NOTE: a MEM-AP may have a single CoreSight component that's
1856          * not a ROM table ... or have no such components at all.
1857          */
1858         const unsigned int class = (apid & AP_REG_IDR_CLASS_MASK) >> AP_REG_IDR_CLASS_SHIFT;
1859
1860         if (class == AP_REG_IDR_CLASS_MEM_AP) {
1861                 if (is_64bit_ap(ap))
1862                         invalid_entry = 0xFFFFFFFFFFFFFFFFull;
1863                 else
1864                         invalid_entry = 0xFFFFFFFFul;
1865
1866                 command_print(cmd, "%sMEM-AP BASE " TARGET_ADDR_FMT, tabs, dbgbase);
1867
1868                 if (dbgbase == invalid_entry || (dbgbase & 0x3) == 0x2) {
1869                         command_print(cmd, "\t\tNo ROM table present");
1870                 } else {
1871                         if (dbgbase & 0x01)
1872                                 command_print(cmd, "\t\tValid ROM table present");
1873                         else
1874                                 command_print(cmd, "\t\tROM table in legacy format");
1875                 }
1876         }
1877
1878         return ERROR_OK;
1879 }
1880
1881 static int dap_info_cs_component(int retval, struct cs_component_vals *v, int depth, void *priv)
1882 {
1883         struct command_invocation *cmd = priv;
1884
1885         if (depth > ROM_TABLE_MAX_DEPTH) {
1886                 command_print(cmd, "\tTables too deep");
1887                 return ERROR_FAIL;
1888         }
1889
1890         command_print(cmd, "\t\tComponent base address " TARGET_ADDR_FMT, v->component_base);
1891
1892         if (retval != ERROR_OK) {
1893                 command_print(cmd, "\t\tCan't read component, the corresponding core might be turned off");
1894                 return retval;
1895         }
1896
1897         if (!is_valid_arm_cs_cidr(v->cid)) {
1898                 command_print(cmd, "\t\tInvalid CID 0x%08" PRIx32, v->cid);
1899                 return ERROR_OK; /* Don't abort recursion */
1900         }
1901
1902         /* component may take multiple 4K pages */
1903         uint32_t size = ARM_CS_PIDR_SIZE(v->pid);
1904         if (size > 0)
1905                 command_print(cmd, "\t\tStart address " TARGET_ADDR_FMT, v->component_base - 0x1000 * size);
1906
1907         command_print(cmd, "\t\tPeripheral ID 0x%010" PRIx64, v->pid);
1908
1909         const unsigned int part_num = ARM_CS_PIDR_PART(v->pid);
1910         unsigned int designer_id = ARM_CS_PIDR_DESIGNER(v->pid);
1911
1912         if (v->pid & ARM_CS_PIDR_JEDEC) {
1913                 /* JEP106 code */
1914                 command_print(cmd, "\t\tDesigner is 0x%03x, %s",
1915                                 designer_id, jep106_manufacturer(designer_id));
1916         } else {
1917                 /* Legacy ASCII ID, clear invalid bits */
1918                 designer_id &= 0x7f;
1919                 command_print(cmd, "\t\tDesigner ASCII code 0x%02x, %s",
1920                                 designer_id, designer_id == 0x41 ? "ARM" : "<unknown>");
1921         }
1922
1923         const struct dap_part_nums *partnum = pidr_to_part_num(designer_id, part_num);
1924         command_print(cmd, "\t\tPart is 0x%03x, %s %s", part_num, partnum->type, partnum->full);
1925
1926         const unsigned int class = ARM_CS_CIDR_CLASS(v->cid);
1927         command_print(cmd, "\t\tComponent class is 0x%x, %s", class, class_description[class]);
1928
1929         if (class == ARM_CS_CLASS_0X1_ROM_TABLE) {
1930                 if (v->devtype_memtype & ARM_CS_C1_MEMTYPE_SYSMEM_MASK)
1931                         command_print(cmd, "\t\tMEMTYPE system memory present on bus");
1932                 else
1933                         command_print(cmd, "\t\tMEMTYPE system memory not present: dedicated debug bus");
1934                 return ERROR_OK;
1935         }
1936
1937         if (class == ARM_CS_CLASS_0X9_CS_COMPONENT) {
1938                 dap_devtype_display(cmd, v->devtype_memtype);
1939
1940                 /* REVISIT also show ARM_CS_C9_DEVID */
1941
1942                 if ((v->devarch & ARM_CS_C9_DEVARCH_PRESENT) == 0)
1943                         return ERROR_OK;
1944
1945                 unsigned int architect_id = ARM_CS_C9_DEVARCH_ARCHITECT(v->devarch);
1946                 unsigned int revision = ARM_CS_C9_DEVARCH_REVISION(v->devarch);
1947                 command_print(cmd, "\t\tDev Arch is 0x%08" PRIx32 ", %s \"%s\" rev.%u", v->devarch,
1948                                 jep106_manufacturer(architect_id), class0x9_devarch_description(v->devarch),
1949                                 revision);
1950
1951                 if ((v->devarch & DEVARCH_ID_MASK) == DEVARCH_ROM_C_0X9) {
1952                         command_print(cmd, "\t\tType is ROM table");
1953
1954                         if (v->devid & ARM_CS_C9_DEVID_SYSMEM_MASK)
1955                                 command_print(cmd, "\t\tMEMTYPE system memory present on bus");
1956                         else
1957                                 command_print(cmd, "\t\tMEMTYPE system memory not present: dedicated debug bus");
1958                 }
1959                 return ERROR_OK;
1960         }
1961
1962         /* Class other than 0x1 and 0x9 */
1963         return ERROR_OK;
1964 }
1965
1966 static int dap_info_rom_table_entry(int retval, int depth,
1967                 unsigned int offset, uint64_t romentry, void *priv)
1968 {
1969         struct command_invocation *cmd = priv;
1970         char tabs[16] = "";
1971
1972         if (depth)
1973                 snprintf(tabs, sizeof(tabs), "[L%02d] ", depth);
1974
1975         if (retval != ERROR_OK) {
1976                 command_print(cmd, "\t%sROMTABLE[0x%x] Read error", tabs, offset);
1977                 command_print(cmd, "\t\tUnable to continue");
1978                 command_print(cmd, "\t%s\tStop parsing of ROM table", tabs);
1979                 return retval;
1980         }
1981
1982         command_print(cmd, "\t%sROMTABLE[0x%x] = 0x%08" PRIx64,
1983                         tabs, offset, romentry);
1984
1985         if (romentry == 0) {
1986                 command_print(cmd, "\t%s\tEnd of ROM table", tabs);
1987                 return ERROR_OK;
1988         }
1989
1990         if (!(romentry & ARM_CS_ROMENTRY_PRESENT)) {
1991                 command_print(cmd, "\t\tComponent not present");
1992                 return ERROR_OK;
1993         }
1994
1995         return ERROR_OK;
1996 }
1997
1998 int dap_info_command(struct command_invocation *cmd, struct adiv5_ap *ap)
1999 {
2000         struct rtp_ops dap_info_ops = {
2001                 .mem_ap_header   = dap_info_mem_ap_header,
2002                 .cs_component    = dap_info_cs_component,
2003                 .rom_table_entry = dap_info_rom_table_entry,
2004                 .priv            = cmd,
2005         };
2006
2007         return rtp_ap(&dap_info_ops, ap, 0);
2008 }
2009
2010 /* Actions for dap_lookup_cs_component() */
2011
2012 struct dap_lookup_data {
2013         /* input */
2014         unsigned int idx;
2015         unsigned int type;
2016         /* output */
2017         uint64_t component_base;
2018 };
2019
2020 static int dap_lookup_cs_component_cs_component(int retval,
2021                 struct cs_component_vals *v, int depth, void *priv)
2022 {
2023         struct dap_lookup_data *lookup = priv;
2024
2025         if (retval != ERROR_OK)
2026                 return retval;
2027
2028         if (!is_valid_arm_cs_cidr(v->cid))
2029                 return ERROR_OK;
2030
2031         const unsigned int class = ARM_CS_CIDR_CLASS(v->cid);
2032         if (class != ARM_CS_CLASS_0X9_CS_COMPONENT)
2033                 return ERROR_OK;
2034
2035         if ((v->devtype_memtype & ARM_CS_C9_DEVTYPE_MASK) != lookup->type)
2036                 return ERROR_OK;
2037
2038         if (lookup->idx) {
2039                 /* search for next one */
2040                 --lookup->idx;
2041                 return ERROR_OK;
2042         }
2043
2044         /* Found! */
2045         lookup->component_base = v->component_base;
2046         return CORESIGHT_COMPONENT_FOUND;
2047 }
2048
2049 int dap_lookup_cs_component(struct adiv5_ap *ap, uint8_t type,
2050                 target_addr_t *addr, int32_t core_id)
2051 {
2052         struct dap_lookup_data lookup = {
2053                 .type = type,
2054                 .idx  = core_id,
2055         };
2056         struct rtp_ops dap_lookup_cs_component_ops = {
2057                 .mem_ap_header   = NULL,
2058                 .cs_component    = dap_lookup_cs_component_cs_component,
2059                 .rom_table_entry = NULL,
2060                 .priv            = &lookup,
2061         };
2062
2063         int retval = rtp_ap(&dap_lookup_cs_component_ops, ap, 0);
2064         if (retval == CORESIGHT_COMPONENT_FOUND) {
2065                 LOG_DEBUG("CS lookup found at 0x%" PRIx64, lookup.component_base);
2066                 *addr = lookup.component_base;
2067                 return ERROR_OK;
2068         }
2069         if (retval != ERROR_OK) {
2070                 LOG_DEBUG("CS lookup error %d", retval);
2071                 return retval;
2072         }
2073         LOG_DEBUG("CS lookup not found");
2074         return ERROR_TARGET_RESOURCE_NOT_AVAILABLE;
2075 }
2076
2077 enum adiv5_cfg_param {
2078         CFG_DAP,
2079         CFG_AP_NUM,
2080         CFG_BASEADDR,
2081         CFG_CTIBASE, /* DEPRECATED */
2082 };
2083
2084 static const struct jim_nvp nvp_config_opts[] = {
2085         { .name = "-dap",       .value = CFG_DAP },
2086         { .name = "-ap-num",    .value = CFG_AP_NUM },
2087         { .name = "-baseaddr",  .value = CFG_BASEADDR },
2088         { .name = "-ctibase",   .value = CFG_CTIBASE }, /* DEPRECATED */
2089         { .name = NULL, .value = -1 }
2090 };
2091
2092 static int adiv5_jim_spot_configure(struct jim_getopt_info *goi,
2093                 struct adiv5_dap **dap_p, uint64_t *ap_num_p, uint32_t *base_p)
2094 {
2095         assert(dap_p && ap_num_p);
2096
2097         if (!goi->argc)
2098                 return JIM_OK;
2099
2100         Jim_SetEmptyResult(goi->interp);
2101
2102         struct jim_nvp *n;
2103         int e = jim_nvp_name2value_obj(goi->interp, nvp_config_opts,
2104                                 goi->argv[0], &n);
2105         if (e != JIM_OK)
2106                 return JIM_CONTINUE;
2107
2108         /* base_p can be NULL, then '-baseaddr' option is treated as unknown */
2109         if (!base_p && (n->value == CFG_BASEADDR || n->value == CFG_CTIBASE))
2110                 return JIM_CONTINUE;
2111
2112         e = jim_getopt_obj(goi, NULL);
2113         if (e != JIM_OK)
2114                 return e;
2115
2116         switch (n->value) {
2117         case CFG_DAP:
2118                 if (goi->isconfigure) {
2119                         Jim_Obj *o_t;
2120                         struct adiv5_dap *dap;
2121                         e = jim_getopt_obj(goi, &o_t);
2122                         if (e != JIM_OK)
2123                                 return e;
2124                         dap = dap_instance_by_jim_obj(goi->interp, o_t);
2125                         if (!dap) {
2126                                 Jim_SetResultString(goi->interp, "DAP name invalid!", -1);
2127                                 return JIM_ERR;
2128                         }
2129                         if (*dap_p && *dap_p != dap) {
2130                                 Jim_SetResultString(goi->interp,
2131                                         "DAP assignment cannot be changed!", -1);
2132                                 return JIM_ERR;
2133                         }
2134                         *dap_p = dap;
2135                 } else {
2136                         if (goi->argc)
2137                                 goto err_no_param;
2138                         if (!*dap_p) {
2139                                 Jim_SetResultString(goi->interp, "DAP not configured", -1);
2140                                 return JIM_ERR;
2141                         }
2142                         Jim_SetResultString(goi->interp, adiv5_dap_name(*dap_p), -1);
2143                 }
2144                 break;
2145
2146         case CFG_AP_NUM:
2147                 if (goi->isconfigure) {
2148                         /* jim_wide is a signed 64 bits int, ap_num is unsigned with max 52 bits */
2149                         jim_wide ap_num;
2150                         e = jim_getopt_wide(goi, &ap_num);
2151                         if (e != JIM_OK)
2152                                 return e;
2153                         /* we still don't know dap->adi_version */
2154                         if (ap_num < 0 || (ap_num > DP_APSEL_MAX && (ap_num & 0xfff))) {
2155                                 Jim_SetResultString(goi->interp, "Invalid AP number!", -1);
2156                                 return JIM_ERR;
2157                         }
2158                         *ap_num_p = ap_num;
2159                 } else {
2160                         if (goi->argc)
2161                                 goto err_no_param;
2162                         if (*ap_num_p == DP_APSEL_INVALID) {
2163                                 Jim_SetResultString(goi->interp, "AP number not configured", -1);
2164                                 return JIM_ERR;
2165                         }
2166                         Jim_SetResult(goi->interp, Jim_NewIntObj(goi->interp, *ap_num_p));
2167                 }
2168                 break;
2169
2170         case CFG_CTIBASE:
2171                 LOG_WARNING("DEPRECATED! use \'-baseaddr' not \'-ctibase\'");
2172                 /* fall through */
2173         case CFG_BASEADDR:
2174                 if (goi->isconfigure) {
2175                         jim_wide base;
2176                         e = jim_getopt_wide(goi, &base);
2177                         if (e != JIM_OK)
2178                                 return e;
2179                         *base_p = (uint32_t)base;
2180                 } else {
2181                         if (goi->argc)
2182                                 goto err_no_param;
2183                         Jim_SetResult(goi->interp, Jim_NewIntObj(goi->interp, *base_p));
2184                 }
2185                 break;
2186         };
2187
2188         return JIM_OK;
2189
2190 err_no_param:
2191         Jim_WrongNumArgs(goi->interp, goi->argc, goi->argv, "NO PARAMS");
2192         return JIM_ERR;
2193 }
2194
2195 int adiv5_jim_configure(struct target *target, struct jim_getopt_info *goi)
2196 {
2197         struct adiv5_private_config *pc;
2198         int e;
2199
2200         pc = (struct adiv5_private_config *)target->private_config;
2201         if (!pc) {
2202                 pc = calloc(1, sizeof(struct adiv5_private_config));
2203                 if (!pc) {
2204                         LOG_ERROR("Out of memory");
2205                         return JIM_ERR;
2206                 }
2207                 pc->ap_num = DP_APSEL_INVALID;
2208                 target->private_config = pc;
2209         }
2210
2211         target->has_dap = true;
2212
2213         e = adiv5_jim_spot_configure(goi, &pc->dap, &pc->ap_num, NULL);
2214         if (e != JIM_OK)
2215                 return e;
2216
2217         if (pc->dap && !target->dap_configured) {
2218                 if (target->tap_configured) {
2219                         pc->dap = NULL;
2220                         Jim_SetResultString(goi->interp,
2221                                 "-chain-position and -dap configparams are mutually exclusive!", -1);
2222                         return JIM_ERR;
2223                 }
2224                 target->tap = pc->dap->tap;
2225                 target->dap_configured = true;
2226         }
2227
2228         return JIM_OK;
2229 }
2230
2231 int adiv5_verify_config(struct adiv5_private_config *pc)
2232 {
2233         if (!pc)
2234                 return ERROR_FAIL;
2235
2236         if (!pc->dap)
2237                 return ERROR_FAIL;
2238
2239         return ERROR_OK;
2240 }
2241
2242 int adiv5_jim_mem_ap_spot_configure(struct adiv5_mem_ap_spot *cfg,
2243                 struct jim_getopt_info *goi)
2244 {
2245         return adiv5_jim_spot_configure(goi, &cfg->dap, &cfg->ap_num, &cfg->base);
2246 }
2247
2248 int adiv5_mem_ap_spot_init(struct adiv5_mem_ap_spot *p)
2249 {
2250         p->dap = NULL;
2251         p->ap_num = DP_APSEL_INVALID;
2252         p->base = 0;
2253         return ERROR_OK;
2254 }
2255
2256 COMMAND_HANDLER(handle_dap_info_command)
2257 {
2258         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2259         uint64_t apsel;
2260
2261         switch (CMD_ARGC) {
2262         case 0:
2263                 apsel = dap->apsel;
2264                 break;
2265         case 1:
2266                 if (!strcmp(CMD_ARGV[0], "root")) {
2267                         if (!is_adiv6(dap)) {
2268                                 command_print(CMD, "Option \"root\" not allowed with ADIv5 DAP");
2269                                 return ERROR_COMMAND_ARGUMENT_INVALID;
2270                         }
2271                         int retval = adiv6_dap_read_baseptr(CMD, dap, &apsel);
2272                         if (retval != ERROR_OK) {
2273                                 command_print(CMD, "Failed reading DAP baseptr");
2274                                 return retval;
2275                         }
2276                         break;
2277                 }
2278                 COMMAND_PARSE_NUMBER(u64, CMD_ARGV[0], apsel);
2279                 if (!is_ap_num_valid(dap, apsel)) {
2280                         command_print(CMD, "Invalid AP number");
2281                         return ERROR_COMMAND_ARGUMENT_INVALID;
2282                 }
2283                 break;
2284         default:
2285                 return ERROR_COMMAND_SYNTAX_ERROR;
2286         }
2287
2288         struct adiv5_ap *ap = dap_get_ap(dap, apsel);
2289         if (!ap) {
2290                 command_print(CMD, "Cannot get AP");
2291                 return ERROR_FAIL;
2292         }
2293
2294         int retval = dap_info_command(CMD, ap);
2295         dap_put_ap(ap);
2296         return retval;
2297 }
2298
2299 COMMAND_HANDLER(dap_baseaddr_command)
2300 {
2301         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2302         uint64_t apsel;
2303         uint32_t baseaddr_lower, baseaddr_upper;
2304         struct adiv5_ap *ap;
2305         target_addr_t baseaddr;
2306         int retval;
2307
2308         baseaddr_upper = 0;
2309
2310         switch (CMD_ARGC) {
2311         case 0:
2312                 apsel = dap->apsel;
2313                 break;
2314         case 1:
2315                 COMMAND_PARSE_NUMBER(u64, CMD_ARGV[0], apsel);
2316                 if (!is_ap_num_valid(dap, apsel)) {
2317                         command_print(CMD, "Invalid AP number");
2318                         return ERROR_COMMAND_ARGUMENT_INVALID;
2319                 }
2320                 break;
2321         default:
2322                 return ERROR_COMMAND_SYNTAX_ERROR;
2323         }
2324
2325         /* NOTE:  assumes we're talking to a MEM-AP, which
2326          * has a base address.  There are other kinds of AP,
2327          * though they're not common for now.  This should
2328          * use the ID register to verify it's a MEM-AP.
2329          */
2330
2331         ap = dap_get_ap(dap, apsel);
2332         if (!ap) {
2333                 command_print(CMD, "Cannot get AP");
2334                 return ERROR_FAIL;
2335         }
2336
2337         retval = dap_queue_ap_read(ap, MEM_AP_REG_BASE(dap), &baseaddr_lower);
2338
2339         if (retval == ERROR_OK && ap->cfg_reg == MEM_AP_REG_CFG_INVALID)
2340                 retval = dap_queue_ap_read(ap, MEM_AP_REG_CFG(dap), &ap->cfg_reg);
2341
2342         if (retval == ERROR_OK && (ap->cfg_reg == MEM_AP_REG_CFG_INVALID || is_64bit_ap(ap))) {
2343                 /* MEM_AP_REG_BASE64 is defined as 'RES0'; can be read and then ignored on 32 bits AP */
2344                 retval = dap_queue_ap_read(ap, MEM_AP_REG_BASE64(dap), &baseaddr_upper);
2345         }
2346
2347         if (retval == ERROR_OK)
2348                 retval = dap_run(dap);
2349         dap_put_ap(ap);
2350         if (retval != ERROR_OK)
2351                 return retval;
2352
2353         if (is_64bit_ap(ap)) {
2354                 baseaddr = (((target_addr_t)baseaddr_upper) << 32) | baseaddr_lower;
2355                 command_print(CMD, "0x%016" PRIx64, baseaddr);
2356         } else
2357                 command_print(CMD, "0x%08" PRIx32, baseaddr_lower);
2358
2359         return ERROR_OK;
2360 }
2361
2362 COMMAND_HANDLER(dap_memaccess_command)
2363 {
2364         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2365         struct adiv5_ap *ap;
2366         uint32_t memaccess_tck;
2367
2368         switch (CMD_ARGC) {
2369         case 0:
2370                 ap = dap_get_ap(dap, dap->apsel);
2371                 if (!ap) {
2372                         command_print(CMD, "Cannot get AP");
2373                         return ERROR_FAIL;
2374                 }
2375                 memaccess_tck = ap->memaccess_tck;
2376                 break;
2377         case 1:
2378                 ap = dap_get_config_ap(dap, dap->apsel);
2379                 if (!ap) {
2380                         command_print(CMD, "Cannot get AP");
2381                         return ERROR_FAIL;
2382                 }
2383                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], memaccess_tck);
2384                 ap->memaccess_tck = memaccess_tck;
2385                 break;
2386         default:
2387                 return ERROR_COMMAND_SYNTAX_ERROR;
2388         }
2389
2390         dap_put_ap(ap);
2391
2392         command_print(CMD, "memory bus access delay set to %" PRIu32 " tck",
2393                         memaccess_tck);
2394
2395         return ERROR_OK;
2396 }
2397
2398 COMMAND_HANDLER(dap_apsel_command)
2399 {
2400         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2401         uint64_t apsel;
2402
2403         switch (CMD_ARGC) {
2404         case 0:
2405                 command_print(CMD, "0x%" PRIx64, dap->apsel);
2406                 return ERROR_OK;
2407         case 1:
2408                 COMMAND_PARSE_NUMBER(u64, CMD_ARGV[0], apsel);
2409                 if (!is_ap_num_valid(dap, apsel)) {
2410                         command_print(CMD, "Invalid AP number");
2411                         return ERROR_COMMAND_ARGUMENT_INVALID;
2412                 }
2413                 break;
2414         default:
2415                 return ERROR_COMMAND_SYNTAX_ERROR;
2416         }
2417
2418         dap->apsel = apsel;
2419         return ERROR_OK;
2420 }
2421
2422 COMMAND_HANDLER(dap_apcsw_command)
2423 {
2424         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2425         struct adiv5_ap *ap;
2426         uint32_t csw_val, csw_mask;
2427
2428         switch (CMD_ARGC) {
2429         case 0:
2430                 ap = dap_get_ap(dap, dap->apsel);
2431                 if (!ap) {
2432                         command_print(CMD, "Cannot get AP");
2433                         return ERROR_FAIL;
2434                 }
2435                 command_print(CMD, "AP#0x%" PRIx64 " selected, csw 0x%8.8" PRIx32,
2436                         dap->apsel, ap->csw_default);
2437                 break;
2438         case 1:
2439                 if (strcmp(CMD_ARGV[0], "default") == 0)
2440                         csw_val = CSW_AHB_DEFAULT;
2441                 else
2442                         COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], csw_val);
2443
2444                 if (csw_val & (CSW_SIZE_MASK | CSW_ADDRINC_MASK)) {
2445                         LOG_ERROR("CSW value cannot include 'Size' and 'AddrInc' bit-fields");
2446                         return ERROR_COMMAND_ARGUMENT_INVALID;
2447                 }
2448                 ap = dap_get_config_ap(dap, dap->apsel);
2449                 if (!ap) {
2450                         command_print(CMD, "Cannot get AP");
2451                         return ERROR_FAIL;
2452                 }
2453                 ap->csw_default = csw_val;
2454                 break;
2455         case 2:
2456                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], csw_val);
2457                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[1], csw_mask);
2458                 if (csw_mask & (CSW_SIZE_MASK | CSW_ADDRINC_MASK)) {
2459                         LOG_ERROR("CSW mask cannot include 'Size' and 'AddrInc' bit-fields");
2460                         return ERROR_COMMAND_ARGUMENT_INVALID;
2461                 }
2462                 ap = dap_get_config_ap(dap, dap->apsel);
2463                 if (!ap) {
2464                         command_print(CMD, "Cannot get AP");
2465                         return ERROR_FAIL;
2466                 }
2467                 ap->csw_default = (ap->csw_default & ~csw_mask) | (csw_val & csw_mask);
2468                 break;
2469         default:
2470                 return ERROR_COMMAND_SYNTAX_ERROR;
2471         }
2472         dap_put_ap(ap);
2473
2474         return ERROR_OK;
2475 }
2476
2477
2478
2479 COMMAND_HANDLER(dap_apid_command)
2480 {
2481         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2482         uint64_t apsel;
2483         uint32_t apid;
2484         int retval;
2485
2486         switch (CMD_ARGC) {
2487         case 0:
2488                 apsel = dap->apsel;
2489                 break;
2490         case 1:
2491                 COMMAND_PARSE_NUMBER(u64, CMD_ARGV[0], apsel);
2492                 if (!is_ap_num_valid(dap, apsel)) {
2493                         command_print(CMD, "Invalid AP number");
2494                         return ERROR_COMMAND_ARGUMENT_INVALID;
2495                 }
2496                 break;
2497         default:
2498                 return ERROR_COMMAND_SYNTAX_ERROR;
2499         }
2500
2501         struct adiv5_ap *ap = dap_get_ap(dap, apsel);
2502         if (!ap) {
2503                 command_print(CMD, "Cannot get AP");
2504                 return ERROR_FAIL;
2505         }
2506         retval = dap_queue_ap_read(ap, AP_REG_IDR(dap), &apid);
2507         if (retval != ERROR_OK) {
2508                 dap_put_ap(ap);
2509                 return retval;
2510         }
2511         retval = dap_run(dap);
2512         dap_put_ap(ap);
2513         if (retval != ERROR_OK)
2514                 return retval;
2515
2516         command_print(CMD, "0x%8.8" PRIx32, apid);
2517
2518         return retval;
2519 }
2520
2521 COMMAND_HANDLER(dap_apreg_command)
2522 {
2523         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2524         uint64_t apsel;
2525         uint32_t reg, value;
2526         int retval;
2527
2528         if (CMD_ARGC < 2 || CMD_ARGC > 3)
2529                 return ERROR_COMMAND_SYNTAX_ERROR;
2530
2531         COMMAND_PARSE_NUMBER(u64, CMD_ARGV[0], apsel);
2532         if (!is_ap_num_valid(dap, apsel)) {
2533                 command_print(CMD, "Invalid AP number");
2534                 return ERROR_COMMAND_ARGUMENT_INVALID;
2535         }
2536
2537         COMMAND_PARSE_NUMBER(u32, CMD_ARGV[1], reg);
2538         if (is_adiv6(dap)) {
2539                 if (reg >= 4096 || (reg & 3)) {
2540                         command_print(CMD, "Invalid reg value (should be less than 4096 and 4 bytes aligned)");
2541                         return ERROR_COMMAND_ARGUMENT_INVALID;
2542                 }
2543         } else {        /* ADI version 5 */
2544                 if (reg >= 256 || (reg & 3)) {
2545                         command_print(CMD, "Invalid reg value (should be less than 256 and 4 bytes aligned)");
2546                         return ERROR_COMMAND_ARGUMENT_INVALID;
2547                 }
2548         }
2549
2550         struct adiv5_ap *ap = dap_get_ap(dap, apsel);
2551         if (!ap) {
2552                 command_print(CMD, "Cannot get AP");
2553                 return ERROR_FAIL;
2554         }
2555
2556         if (CMD_ARGC == 3) {
2557                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[2], value);
2558                 /* see if user supplied register address is a match for the CSW or TAR register */
2559                 if (reg == MEM_AP_REG_CSW(dap)) {
2560                         ap->csw_value = 0;  /* invalid, in case write fails */
2561                         retval = dap_queue_ap_write(ap, reg, value);
2562                         if (retval == ERROR_OK)
2563                                 ap->csw_value = value;
2564                 } else if (reg == MEM_AP_REG_TAR(dap)) {
2565                         retval = dap_queue_ap_write(ap, reg, value);
2566                         if (retval == ERROR_OK)
2567                                 ap->tar_value = (ap->tar_value & ~0xFFFFFFFFull) | value;
2568                         else {
2569                                 /* To track independent writes to TAR and TAR64, two tar_valid flags */
2570                                 /* should be used. To keep it simple, tar_valid is only invalidated on a */
2571                                 /* write fail. This approach causes a later re-write of the TAR and TAR64 */
2572                                 /* if tar_valid is false. */
2573                                 ap->tar_valid = false;
2574                         }
2575                 } else if (reg == MEM_AP_REG_TAR64(dap)) {
2576                         retval = dap_queue_ap_write(ap, reg, value);
2577                         if (retval == ERROR_OK)
2578                                 ap->tar_value = (ap->tar_value & 0xFFFFFFFFull) | (((target_addr_t)value) << 32);
2579                         else {
2580                                 /* See above comment for the MEM_AP_REG_TAR failed write case */
2581                                 ap->tar_valid = false;
2582                         }
2583                 } else {
2584                         retval = dap_queue_ap_write(ap, reg, value);
2585                 }
2586         } else {
2587                 retval = dap_queue_ap_read(ap, reg, &value);
2588         }
2589         if (retval == ERROR_OK)
2590                 retval = dap_run(dap);
2591
2592         dap_put_ap(ap);
2593
2594         if (retval != ERROR_OK)
2595                 return retval;
2596
2597         if (CMD_ARGC == 2)
2598                 command_print(CMD, "0x%08" PRIx32, value);
2599
2600         return retval;
2601 }
2602
2603 COMMAND_HANDLER(dap_dpreg_command)
2604 {
2605         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2606         uint32_t reg, value;
2607         int retval;
2608
2609         if (CMD_ARGC < 1 || CMD_ARGC > 2)
2610                 return ERROR_COMMAND_SYNTAX_ERROR;
2611
2612         COMMAND_PARSE_NUMBER(u32, CMD_ARGV[0], reg);
2613         if (reg >= 256 || (reg & 3)) {
2614                 command_print(CMD, "Invalid reg value (should be less than 256 and 4 bytes aligned)");
2615                 return ERROR_COMMAND_ARGUMENT_INVALID;
2616         }
2617
2618         if (CMD_ARGC == 2) {
2619                 COMMAND_PARSE_NUMBER(u32, CMD_ARGV[1], value);
2620                 retval = dap_queue_dp_write(dap, reg, value);
2621         } else {
2622                 retval = dap_queue_dp_read(dap, reg, &value);
2623         }
2624         if (retval == ERROR_OK)
2625                 retval = dap_run(dap);
2626
2627         if (retval != ERROR_OK)
2628                 return retval;
2629
2630         if (CMD_ARGC == 1)
2631                 command_print(CMD, "0x%08" PRIx32, value);
2632
2633         return retval;
2634 }
2635
2636 COMMAND_HANDLER(dap_ti_be_32_quirks_command)
2637 {
2638         struct adiv5_dap *dap = adiv5_get_dap(CMD_DATA);
2639         return CALL_COMMAND_HANDLER(handle_command_parse_bool, &dap->ti_be_32_quirks,
2640                 "TI BE-32 quirks mode");
2641 }
2642
2643 const struct command_registration dap_instance_commands[] = {
2644         {
2645                 .name = "info",
2646                 .handler = handle_dap_info_command,
2647                 .mode = COMMAND_EXEC,
2648                 .help = "display ROM table for specified MEM-AP (default currently selected AP) "
2649                         "or the ADIv6 root ROM table",
2650                 .usage = "[ap_num | 'root']",
2651         },
2652         {
2653                 .name = "apsel",
2654                 .handler = dap_apsel_command,
2655                 .mode = COMMAND_ANY,
2656                 .help = "Set the currently selected AP (default 0) "
2657                         "and display the result",
2658                 .usage = "[ap_num]",
2659         },
2660         {
2661                 .name = "apcsw",
2662                 .handler = dap_apcsw_command,
2663                 .mode = COMMAND_ANY,
2664                 .help = "Set CSW default bits",
2665                 .usage = "[value [mask]]",
2666         },
2667
2668         {
2669                 .name = "apid",
2670                 .handler = dap_apid_command,
2671                 .mode = COMMAND_EXEC,
2672                 .help = "return ID register from AP "
2673                         "(default currently selected AP)",
2674                 .usage = "[ap_num]",
2675         },
2676         {
2677                 .name = "apreg",
2678                 .handler = dap_apreg_command,
2679                 .mode = COMMAND_EXEC,
2680                 .help = "read/write a register from AP "
2681                         "(reg is byte address of a word register, like 0 4 8...)",
2682                 .usage = "ap_num reg [value]",
2683         },
2684         {
2685                 .name = "dpreg",
2686                 .handler = dap_dpreg_command,
2687                 .mode = COMMAND_EXEC,
2688                 .help = "read/write a register from DP "
2689                         "(reg is byte address (bank << 4 | reg) of a word register, like 0 4 8...)",
2690                 .usage = "reg [value]",
2691         },
2692         {
2693                 .name = "baseaddr",
2694                 .handler = dap_baseaddr_command,
2695                 .mode = COMMAND_EXEC,
2696                 .help = "return debug base address from MEM-AP "
2697                         "(default currently selected AP)",
2698                 .usage = "[ap_num]",
2699         },
2700         {
2701                 .name = "memaccess",
2702                 .handler = dap_memaccess_command,
2703                 .mode = COMMAND_EXEC,
2704                 .help = "set/get number of extra tck for MEM-AP memory "
2705                         "bus access [0-255]",
2706                 .usage = "[cycles]",
2707         },
2708         {
2709                 .name = "ti_be_32_quirks",
2710                 .handler = dap_ti_be_32_quirks_command,
2711                 .mode = COMMAND_CONFIG,
2712                 .help = "set/get quirks mode for TI TMS450/TMS570 processors",
2713                 .usage = "[enable]",
2714         },
2715         COMMAND_REGISTRATION_DONE
2716 };