git.gag.com Git - fw/sdcc/blob - device/include/at89S8252.h

   1 /*-------------------------------------------------------------------------
   2   Register Declarations for ATMEL 89S8252 and 89LS8252 Processors
   3
   4    Written By - Dipl.-Ing. (FH) Michael Schmitt
   5     mschmitt@mainz-online.de
   6     michael.schmitt@t-online.de
   7
   8     Bug-Fix Jun 29 1999
   9
  10     Additional definitions Nov 23 1999
  11       by Bernd Krueger-Knauber <bkk@infratec-plus.de>
  12
  13     based on reg51.h by Sandeep Dutta sandeep.dutta@usa.net
  14     KEIL C compatible definitions are included
  15
  16    This program is free software; you can redistribute it and/or modify it
  17    under the terms of the GNU General Public License as published by the
  18    Free Software Foundation; either version 2, or (at your option) any
  19    later version.
  20
  21    This program is distributed in the hope that it will be useful,
  22    but WITHOUT ANY WARRANTY; without even the implied warranty of
  23    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  24    GNU General Public License for more details.
  25
  26    You should have received a copy of the GNU General Public License
  27    along with this program; if not, write to the Free Software
  28    Foundation, 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  29
  30    In other words, you are welcome to use, share and improve this program.
  31    You are forbidden to forbid anyone else to use, share and improve
  32    what you give them.   Help stamp out software-hoarding!
  33 -------------------------------------------------------------------------*/
  34
  35 #ifndef AT89S8252_H
  36 #define AT89S8252_H
  37
  38 /* BYTE addressable registers */
  39 sfr at 0x80 P0          ;
  40 sfr at 0x81 SP          ;
  41 sfr at 0x82 DPL         ;
  42 sfr at 0x82 DP0L        ; /* as called by Atmel */
  43 sfr at 0x83 DPH         ;
  44 sfr at 0x83 DP0H        ; /* as called by Atmel */
  45 sfr at 0x84 DP1L        ; /* at89S8252 specific register */
  46 sfr at 0x85 DP1H        ; /* at89S8252 specific register */
  47 sfr at 0x86 SPDR        ; /* at89S8252 specific register */
  48 sfr at 0x87 PCON        ;
  49 sfr at 0x88 TCON        ;
  50 sfr at 0x89 TMOD        ;
  51 sfr at 0x8A TL0         ;
  52 sfr at 0x8B TL1         ;
  53 sfr at 0x8C TH0         ;
  54 sfr at 0x8D TH1         ;
  55 sfr at 0x90 P1          ;
  56 sfr at 0x96 WMCON       ; /* at89S8252 specific register */
  57 sfr at 0x98 SCON        ;
  58 sfr at 0x99 SBUF        ;
  59 sfr at 0xA0 P2          ;
  60 sfr at 0xA8 IE          ;
  61 sfr at 0xAA SPSR        ; /* at89S8252 specific register */
  62 sfr at 0xB0 P3          ;
  63 sfr at 0xB8 IP          ;
  64 sfr at 0xC8 T2CON       ;
  65 sfr at 0xC9 T2MOD       ;
  66 sfr at 0xCA RCAP2L      ;
  67 sfr at 0xCB RCAP2H      ;
  68 sfr at 0xCC TL2         ;
  69 sfr at 0xCD TH2         ;
  70 sfr at 0xD0 PSW         ;
  71 sfr at 0xD5 SPCR        ; /* at89S8252 specific register */
  72 sfr at 0xE0 ACC         ;
  73 sfr at 0xE0 A           ;
  74 sfr at 0xF0 B           ;
  75
  76
  77 /* BIT addressable registers */
  78 /* P0 */
  79 sbit at 0x80 P0_0       ;
  80 sbit at 0x81 P0_1       ;
  81 sbit at 0x82 P0_2       ;
  82 sbit at 0x83 P0_3       ;
  83 sbit at 0x84 P0_4       ;
  84 sbit at 0x85 P0_5       ;
  85 sbit at 0x86 P0_6       ;
  86 sbit at 0x87 P0_7       ;
  87
  88 /* TCON */
  89 sbit at 0x88 IT0        ;
  90 sbit at 0x89 IE0        ;
  91 sbit at 0x8A IT1        ;
  92 sbit at 0x8B IE1        ;
  93 sbit at 0x8C TR0        ;
  94 sbit at 0x8D TF0        ;
  95 sbit at 0x8E TR1        ;
  96 sbit at 0x8F TF1        ;
  97
  98 /* P1 */
  99 sbit at 0x90 P1_0       ;
 100 sbit at 0x91 P1_1       ;
 101 sbit at 0x92 P1_2       ;
 102 sbit at 0x93 P1_3       ;
 103 sbit at 0x94 P1_4       ;
 104 sbit at 0x95 P1_5       ;
 105 sbit at 0x96 P1_6       ;
 106 sbit at 0x97 P1_7       ;
 107
 108 sbit at 0x90 T2         ;
 109 sbit at 0x91 T2EX       ;
 110
 111 /* P1 SPI portpins */
 112 sbit at 0x94 SS;        /* SPI: SS - Slave port select input */
 113 sbit at 0x95 MOSI;      /* SPI: MOSI - Master data output, slave data input */
 114 sbit at 0x96 MISO;      /* SPI: MISO - Master data input, slave data output */
 115 sbit at 0x97 SCK;       /* SPI: SCK - Master clock output, slave clock input */
 116
 117
 118 /* SCON */
 119 sbit at 0x98 RI         ;
 120 sbit at 0x99 TI         ;
 121 sbit at 0x9A RB8        ;
 122 sbit at 0x9B TB8        ;
 123 sbit at 0x9C REN        ;
 124 sbit at 0x9D SM2        ;
 125 sbit at 0x9E SM1        ;
 126 sbit at 0x9F SM0        ;
 127
 128 /* P2 */
 129 sbit at 0xA0 P2_0       ;
 130 sbit at 0xA1 P2_1       ;
 131 sbit at 0xA2 P2_2       ;
 132 sbit at 0xA3 P2_3       ;
 133 sbit at 0xA4 P2_4       ;
 134 sbit at 0xA5 P2_5       ;
 135 sbit at 0xA6 P2_6       ;
 136 sbit at 0xA7 P2_7       ;
 137
 138 /* IE */
 139 sbit at 0xA8 EX0        ;
 140 sbit at 0xA9 ET0        ;
 141 sbit at 0xAA EX1        ;
 142 sbit at 0xAB ET1        ;
 143 sbit at 0xAC ES         ;
 144 sbit at 0xAD ET2        ;
 145 sbit at 0xAF EA         ;
 146
 147 /* P3 */
 148 sbit at 0xB0 P3_0       ;
 149 sbit at 0xB1 P3_1       ;
 150 sbit at 0xB2 P3_2       ;
 151 sbit at 0xB3 P3_3       ;
 152 sbit at 0xB4 P3_4       ;
 153 sbit at 0xB5 P3_5       ;
 154 sbit at 0xB6 P3_6       ;
 155 sbit at 0xB7 P3_7       ;
 156
 157 sbit at 0xB0 RXD        ;
 158 sbit at 0xB1 TXD        ;
 159 sbit at 0xB2 INT0       ;
 160 sbit at 0xB3 INT1       ;
 161 sbit at 0xB4 T0         ;
 162 sbit at 0xB5 T1         ;
 163 sbit at 0xB6 WR         ;
 164 sbit at 0xB7 RD         ;
 165
 166 /* IP */
 167 sbit at 0xB8 PX0        ;
 168 sbit at 0xB9 PT0        ;
 169 sbit at 0xBA PX1        ;
 170 sbit at 0xBB PT1        ;
 171 sbit at 0xBC PS         ;
 172 sbit at 0xBD PT2        ;
 173
 174 /* T2CON */
 175 sbit at 0xC8 T2CON_0    ;
 176 sbit at 0xC9 T2CON_1    ;
 177 sbit at 0xCA T2CON_2    ;
 178 sbit at 0xCB T2CON_3    ;
 179 sbit at 0xCC T2CON_4    ;
 180 sbit at 0xCD T2CON_5    ;
 181 sbit at 0xCE T2CON_6    ;
 182 sbit at 0xCF T2CON_7    ;
 183
 184 sbit at 0xC8 CP_RL2     ;
 185 sbit at 0xC9 C_T2       ;
 186 sbit at 0xCA TR2        ;
 187 sbit at 0xCB EXEN2      ;
 188 sbit at 0xCC TCLK       ;
 189 sbit at 0xCD RCLK       ;
 190 sbit at 0xCE EXF2       ;
 191 sbit at 0xCF TF2        ;
 192
 193 /* PSW */
 194 sbit at 0xD0 P          ;
 195 sbit at 0xD1 FL         ;
 196 sbit at 0xD2 OV         ;
 197 sbit at 0xD3 RS0        ;
 198 sbit at 0xD4 RS1        ;
 199 sbit at 0xD5 F0         ;
 200 sbit at 0xD6 AC         ;
 201 sbit at 0xD7 CY         ;
 202
 203 /* B */
 204 sbit at 0xF0 BREG_F0    ;
 205 sbit at 0xF1 BREG_F1    ;
 206 sbit at 0xF2 BREG_F2    ;
 207 sbit at 0xF3 BREG_F3    ;
 208 sbit at 0xF4 BREG_F4    ;
 209 sbit at 0xF5 BREG_F5    ;
 210 sbit at 0xF6 BREG_F6    ;
 211 sbit at 0xF7 BREG_F7    ;
 212
 213
 214 /* BIT definitions for bits that are not directly accessible */
 215 /* PCON bits */
 216 #define IDL             0x01
 217 #define PD              0x02
 218 #define GF0             0x04
 219 #define GF1             0x08
 220 #define SMOD            0x80
 221
 222 #define IDL_            0x01
 223 #define PD_             0x02
 224 #define GF0_            0x04
 225 #define GF1_            0x08
 226 #define SMOD_           0x80
 227
 228 /* TMOD bits */
 229 #define M0_0            0x01
 230 #define M1_0            0x02
 231 #define C_T0            0x04
 232 #define GATE0           0x08
 233 #define M0_1            0x10
 234 #define M1_1            0x20
 235 #define C_T1            0x40
 236 #define GATE1           0x80
 237
 238 #define M0_0_           0x01
 239 #define M1_0_           0x02
 240 #define C_T0_           0x04
 241 #define GATE0_          0x08
 242 #define M0_1_           0x10
 243 #define M1_1_           0x20
 244 #define C_T1_           0x40
 245 #define GATE1_          0x80
 246
 247 #define T0_M0           0x01
 248 #define T0_M1           0x02
 249 #define T0_CT           0x04
 250 #define T0_GATE         0x08
 251 #define T1_M0           0x10
 252 #define T1_M1           0x20
 253 #define T1_CT           0x40
 254 #define T1_GATE         0x80
 255
 256 #define T0_M0_          0x01
 257 #define T0_M1_          0x02
 258 #define T0_CT_          0x04
 259 #define T0_GATE_        0x08
 260 #define T1_M0_          0x10
 261 #define T1_M1_          0x20
 262 #define T1_CT_          0x40
 263 #define T1_GATE_        0x80
 264
 265 #define T0_MASK         0x0F
 266 #define T1_MASK         0xF0
 267
 268 #define T0_MASK_        0x0F
 269 #define T1_MASK_        0xF0
 270
 271 /* T2MOD bits */
 272 #define DCEN            0x01
 273 #define T2OE            0x02
 274
 275 #define DCEN_           0x01
 276 #define T2OE_           0x02
 277
 278 /* WMCON bits */
 279 #define WMCON_WDTEN     0x01
 280 #define WMCON_WDTRST    0x02
 281 #define WMCON_DPS       0x04
 282 #define WMCON_EEMEN     0x08
 283 #define WMCON_EEMWE     0x10
 284 #define WMCON_PS0       0x20
 285 #define WMCON_PS1       0x40
 286 #define WMCON_PS2       0x80
 287
 288 /* SPCR-SPI bits */
 289 #define SPCR_SPR0       0x01
 290 #define SPCR_SPR1       0x02
 291 #define SPCR_CPHA       0x04
 292 #define SPCR_CPOL       0x08
 293 #define SPCR_MSTR       0x10
 294 #define SPCR_DORD       0x20
 295 #define SPCR_SPE        0x40
 296 #define SPCR_SPIE       0x80
 297
 298 /* SPSR-SPI bits */
 299 #define SPSR_WCOL       0x40
 300 #define SPSR_SPIF       0x80
 301
 302 /* SPDR-SPI bits */
 303 #define SPDR_SPD0       0x10
 304 #define SPDR_SPD1       0x20
 305 #define SPDR_SPD2       0x40
 306 #define SPDR_SPD3       0x80
 307 #define SPDR_SPD4       0x10
 308 #define SPDR_SPD5       0x20
 309 #define SPDR_SPD6       0x40
 310 #define SPDR_SPD7       0x80
 311
 312 /* Interrupt numbers: address = (number * 8) + 3 */
 313 #define IE0_VECTOR      0       /* 0x03 external interrupt 0 */
 314 #define EX0_VECTOR      0       /* 0x03 external interrupt 0 */
 315 #define TF0_VECTOR      1       /* 0x0b timer 0 */
 316 #define IE1_VECTOR      2       /* 0x13 external interrupt 1 */
 317 #define EX1_VECTOR      2       /* 0x13 external interrupt 1 */
 318 #define TF1_VECTOR      3       /* 0x1b timer 1 */
 319 #define SI0_VECTOR      4       /* 0x23 serial port 0 */
 320 #define TF2_VECTOR      5       /* 0x2B timer 2 */
 321 #define EX2_VECTOR      5       /* 0x2B external interrupt 2 */
 322
 323
 324 /* This is one of the addons comming from Bernd Krueger-Knauber */
 325
 326 /* ALE (0x8E) Bit Values */
 327 sfr at 0x8E ALE;        /* at89S8252 specific register */
 328
 329 /* Macro to enable and disable the toggling of the ALE-pin (EMV) */
 330
 331 /* Explanation : Orignal Intel 8051 Cores (Atmel has to use the  */
 332 /* Intel Core) have a festure that ALE is only active during     */
 333 /* MOVX or MOVC instruction. Otherwise the ALE-Pin is weakly     */
 334 /* pulled high. This can be used to force some external devices  */
 335 /* into stanby mode and reduced EMI noise                        */
 336
 337 #define ALE_OFF  ALE = ALE | 0x01
 338 #define ALE_ON   ALE = ALE & 0xFE
 339
 340 #endif
 341