git.gag.com Git - debian/gnuradio/blob - usrp/fpga/toplevel/usrp_inband_usb/usrp_inband_usb.v

   1 // -*- verilog -*-
   2 //
   3 //  USRP - Universal Software Radio Peripheral
   4 //
   5 //  Copyright (C) 2003,2004 Matt Ettus
   6 //  Copyright 2007 Free Software Foundation, Inc.
   7 //
   8 //  This program is free software; you can redistribute it and/or modify
   9 //  it under the terms of the GNU General Public License as published by
  10 //  the Free Software Foundation; either version 2 of the License, or
  11 //  (at your option) any later version.
  12 //
  13 //  This program is distributed in the hope that it will be useful,
  14 //  but WITHOUT ANY WARRANTY; without even the implied warranty of
  15 //  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16 //  GNU General Public License for more details.
  17 //
  18 //  You should have received a copy of the GNU General Public License
  19 //  along with this program; if not, write to the Free Software
  20 //  Foundation, Inc., 51 Franklin Street, Boston, MA  02110-1301  USA
  21 //
  22 `define TX_IN_BAND
  23 `define RX_IN_BAND
  24
  25 `include "config.vh"
  26 `include "../../../firmware/include/fpga_regs_common.v"
  27 `include "../../../firmware/include/fpga_regs_standard.v"
  28
  29 module usrp_inband_usb
  30 (output MYSTERY_SIGNAL,
  31  input master_clk,
  32  input SCLK,
  33  input SDI,
  34  inout SDO,
  35  input SEN_FPGA,
  36
  37  input FX2_1,
  38  output FX2_2,
  39  output FX2_3,
  40
  41  input wire [11:0] rx_a_a,
  42  input wire [11:0] rx_b_a,
  43  input wire [11:0] rx_a_b,
  44  input wire [11:0] rx_b_b,
  45
  46  output wire [13:0] tx_a,
  47  output wire [13:0] tx_b,
  48
  49  output wire TXSYNC_A,
  50  output wire TXSYNC_B,
  51
  52   // USB interface
  53  input usbclk,
  54  input wire [2:0] usbctl,
  55  output wire [1:0] usbrdy,
  56  inout [15:0] usbdata,  // NB Careful, inout
  57
  58  // These are the general purpose i/o's that go to the daughterboard slots
  59  inout wire [15:0] io_tx_a,
  60  inout wire [15:0] io_tx_b,
  61  inout wire [15:0] io_rx_a,
  62  inout wire [15:0] io_rx_b
  63  );
  64    wire [15:0] debugdata,debugctrl;
  65    assign MYSTERY_SIGNAL = 1'b0;
  66
  67    wire clk64,clk128;
  68
  69    wire WR = usbctl[0];
  70    wire RD = usbctl[1];
  71    wire OE = usbctl[2];
  72
  73    wire have_space, have_pkt_rdy;
  74    assign usbrdy[0] = have_space;
  75    assign usbrdy[1] = have_pkt_rdy;
  76
  77    wire   rx_overrun;
  78    wire   clear_status = FX2_1;
  79    assign FX2_2 = rx_overrun;
  80    assign FX2_3 = (tx_underrun == 0);
  81
  82    wire [15:0] usbdata_out;
  83
  84    wire [3:0]  dac0mux,dac1mux,dac2mux,dac3mux;
  85
  86    wire        tx_realsignals;
  87    wire [3:0]  rx_numchan;
  88    wire [2:0]  tx_numchan;
  89
  90    wire [7:0]  interp_rate, decim_rate;
  91    wire [15:0] tx_debugbus, rx_debugbus;
  92
  93    wire        enable_tx, enable_rx;
  94    wire        tx_dsp_reset, rx_dsp_reset, tx_bus_reset, rx_bus_reset;
  95    wire [7:0]  settings;
  96
  97    // Tri-state bus macro
  98    bustri bustri( .data(usbdata_out),.enabledt(OE),.tridata(usbdata) );
  99
 100    wire [15:0] ch0tx,ch1tx,ch2tx,ch3tx; //,ch4tx,ch5tx,ch6tx,ch7tx;
 101    wire [15:0] ch0rx,ch1rx,ch2rx,ch3rx,ch4rx,ch5rx,ch6rx,ch7rx;
 102
 103    // TX
 104    wire [15:0] i_out_0,i_out_1,q_out_0,q_out_1;
 105    wire [15:0] bb_tx_i0,bb_tx_q0,bb_tx_i1,bb_tx_q1;  // bb_tx_i2,bb_tx_q2,bb_tx_i3,bb_tx_q3;
 106
 107    wire        strobe_interp, tx_sample_strobe;
 108    wire        tx_empty;
 109
 110    wire        serial_strobe;
 111    wire [6:0]  serial_addr;
 112    wire [31:0] serial_data;
 113
 114    reg [15:0] debug_counter;
 115    reg [15:0] loopback_i_0,loopback_q_0;
 116
 117
 118    //Connection RX inband <-> TX inband
 119    wire rx_WR;
 120    wire [15:0] rx_databus;
 121    wire rx_WR_done;
 122    wire rx_WR_enabled;
 123    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 124    // Transmit Side
 125 `ifdef TX_ON
 126    assign      bb_tx_i0 = ch0tx;
 127    assign      bb_tx_q0 = ch1tx;
 128    assign      bb_tx_i1 = ch2tx;
 129    assign      bb_tx_q1 = ch3tx;
 130
 131 wire [1:0] tx_underrun;
 132
 133 `ifdef TX_IN_BAND
 134         tx_buffer_inband tx_buffer
 135      ( .usbclk(usbclk),.bus_reset(tx_bus_reset),.reset(tx_dsp_reset),
 136        .usbdata(usbdata),.WR(WR),.have_space(have_space),
 137        .tx_underrun(tx_underrun),.channels({tx_numchan,1'b0}),
 138        .tx_i_0(ch0tx),.tx_q_0(ch1tx),
 139        .tx_i_1(ch2tx),.tx_q_1(ch3tx),
 140        .tx_i_2(),.tx_q_2(),
 141        .tx_i_3(),.tx_q_3(),
 142        .txclk(clk64),.txstrobe(strobe_interp),
 143        .clear_status(clear_status),
 144        .tx_empty(tx_empty),
 145            .rx_WR(rx_WR),
 146            .rx_databus(rx_databus),
 147            .rx_WR_done(rx_WR_done),
 148            .rx_WR_enabled(rx_WR_enabled),
 149            .reg_addr(reg_addr),
 150            .reg_data_out(reg_data_out),
 151            .reg_data_in(reg_data_in),
 152            .reg_io_enable(reg_io_enable),
 153            .debugbus(rx_debugbus),
 154            .rssi_0(rssi_0), .rssi_1(rssi_1), .rssi_2(rssi_2),
 155        .rssi_3(rssi_3), .threshhold(rssi_threshhold), .rssi_wait(rssi_wait),
 156            .stop(stop), .stop_time(stop_time));
 157
 158   `ifdef TX_DUAL
 159     defparam tx_buffer.NUM_CHAN=2;
 160   `endif
 161
 162 `else
 163    tx_buffer tx_buffer
 164      ( .usbclk(usbclk),.bus_reset(tx_bus_reset),.reset(tx_dsp_reset),
 165        .usbdata(usbdata),.WR(WR),.have_space(have_space),.tx_underrun(tx_underrun),
 166        .channels({tx_numchan,1'b0}),
 167        .tx_i_0(ch0tx),.tx_q_0(ch1tx),
 168        .tx_i_1(ch2tx),.tx_q_1(ch3tx),
 169        .tx_i_2(),.tx_q_2(),
 170        .tx_i_3(),.tx_q_3(),
 171        .txclk(clk64),.txstrobe(strobe_interp),
 172        .clear_status(clear_status),
 173        .tx_empty(tx_empty));
 174 `endif
 175
 176  `ifdef TX_EN_0
 177    tx_chain tx_chain_0
 178      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 179        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 180        .interpolator_strobe(strobe_interp),.freq(),
 181        .i_in(bb_tx_i0),.q_in(bb_tx_q0),.i_out(i_out_0),.q_out(q_out_0) );
 182  `else
 183    assign      i_out_0=16'd0;
 184    assign      q_out_0=16'd0;
 185  `endif
 186
 187  `ifdef TX_EN_1
 188    tx_chain tx_chain_1
 189      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 190        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 191        .interpolator_strobe(strobe_interp),.freq(),
 192        .i_in(bb_tx_i1),.q_in(bb_tx_q1),.i_out(i_out_1),.q_out(q_out_1) );
 193  `else
 194    assign      i_out_1=16'd0;
 195    assign      q_out_1=16'd0;
 196  `endif
 197
 198    setting_reg #(`FR_TX_MUX)
 199      sr_txmux(.clock(clk64),.reset(tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),
 200               .out({dac3mux,dac2mux,dac1mux,dac0mux,tx_realsignals,tx_numchan}));
 201
 202    wire [15:0] tx_a_a = dac0mux[3] ? (dac0mux[1] ? (dac0mux[0] ? q_out_1 : i_out_1) : (dac0mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 203    wire [15:0] tx_b_a = dac1mux[3] ? (dac1mux[1] ? (dac1mux[0] ? q_out_1 : i_out_1) : (dac1mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 204    wire [15:0] tx_a_b = dac2mux[3] ? (dac2mux[1] ? (dac2mux[0] ? q_out_1 : i_out_1) : (dac2mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 205    wire [15:0] tx_b_b = dac3mux[3] ? (dac3mux[1] ? (dac3mux[0] ? q_out_1 : i_out_1) : (dac3mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 206
 207    wire txsync = tx_sample_strobe;
 208    assign TXSYNC_A = txsync;
 209    assign TXSYNC_B = txsync;
 210
 211    assign tx_a = txsync ? tx_b_a[15:2] : tx_a_a[15:2];
 212    assign tx_b = txsync ? tx_b_b[15:2] : tx_a_b[15:2];
 213 `endif //  `ifdef TX_ON
 214
 215    /////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 216    // Receive Side
 217 `ifdef RX_ON
 218    wire        rx_sample_strobe,strobe_decim,hb_strobe;
 219    wire [15:0] bb_rx_i0,bb_rx_q0,bb_rx_i1,bb_rx_q1,
 220                bb_rx_i2,bb_rx_q2,bb_rx_i3,bb_rx_q3;
 221
 222    wire loopback = settings[0];
 223    wire counter = settings[1];
 224
 225    always @(posedge clk64)
 226      if(rx_dsp_reset)
 227        debug_counter <= #1 16'd0;
 228      else if(~enable_rx)
 229        debug_counter <= #1 16'd0;
 230      else if(hb_strobe)
 231        debug_counter <=#1 debug_counter + 16'd2;
 232
 233    always @(posedge clk64)
 234      if(strobe_interp)
 235        begin
 236           loopback_i_0 <= #1 ch0tx;
 237           loopback_q_0 <= #1 ch1tx;
 238        end
 239
 240    assign ch0rx = counter ? debug_counter : loopback ? loopback_i_0 : bb_rx_i0;
 241    assign ch1rx = counter ? debug_counter + 16'd1 : loopback ? loopback_q_0 : bb_rx_q0;
 242    assign ch2rx = bb_rx_i1;
 243    assign ch3rx = bb_rx_q1;
 244    assign ch4rx = bb_rx_i2;
 245    assign ch5rx = bb_rx_q2;
 246    assign ch6rx = bb_rx_i3;
 247    assign ch7rx = bb_rx_q3;
 248
 249    wire [15:0] ddc0_in_i,ddc0_in_q,ddc1_in_i,ddc1_in_q,ddc2_in_i,ddc2_in_q,ddc3_in_i,ddc3_in_q;
 250    wire [31:0] rssi_0,rssi_1,rssi_2,rssi_3;
 251    adc_interface adc_interface(.clock(clk64),.reset(rx_dsp_reset),.enable(1'b1),
 252                                .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 253                                .rx_a_a(rx_a_a),.rx_b_a(rx_b_a),.rx_a_b(rx_a_b),.rx_b_b(rx_b_b),
 254                                .rssi_0(rssi_0),.rssi_1(rssi_1),.rssi_2(rssi_2),.rssi_3(rssi_3),
 255                                .ddc0_in_i(ddc0_in_i),.ddc0_in_q(ddc0_in_q),
 256                                .ddc1_in_i(ddc1_in_i),.ddc1_in_q(ddc1_in_q),
 257                                .ddc2_in_i(ddc2_in_i),.ddc2_in_q(ddc2_in_q),
 258                                .ddc3_in_i(ddc3_in_i),.ddc3_in_q(ddc3_in_q),.rx_numchan(rx_numchan));
 259    `ifdef RX_IN_BAND
 260    rx_buffer_inband rx_buffer
 261      ( .usbclk(usbclk),.bus_reset(rx_bus_reset),.reset(rx_dsp_reset),
 262        .reset_regs(rx_dsp_reset),
 263        .usbdata(usbdata_out),.RD(RD),.have_pkt_rdy(have_pkt_rdy),.rx_overrun(rx_overrun),
 264        .channels(rx_numchan),
 265        .ch_0(ch0rx),.ch_1(ch1rx),
 266        .ch_2(ch2rx),.ch_3(ch3rx),
 267        .ch_4(ch4rx),.ch_5(ch5rx),
 268        .ch_6(ch6rx),.ch_7(ch7rx),
 269        .rxclk(clk64),.rxstrobe(hb_strobe),
 270        .clear_status(clear_status),
 271            .rx_WR(rx_WR),
 272            .rx_databus(rx_databus),
 273            .rx_WR_done(rx_WR_done),
 274            .rx_WR_enabled(rx_WR_enabled),
 275            .debugbus(tx_debugbus),
 276            .rssi_0(rssi_0), .rssi_1(rssi_1), .rssi_2(rssi_2), .rssi_3(rssi_3),
 277            .tx_underrun(tx_underrun));
 278
 279     `ifdef RX_DUAL
 280       defparam rx_buffer.NUM_CHAN=2;
 281     `endif
 282
 283    `else
 284    rx_buffer rx_buffer
 285      ( .usbclk(usbclk),.bus_reset(rx_bus_reset),.reset(rx_dsp_reset),
 286        .reset_regs(rx_dsp_reset),
 287        .usbdata(usbdata_out),.RD(RD),.have_pkt_rdy(have_pkt_rdy),.rx_overrun(rx_overrun),
 288        .channels(rx_numchan),
 289        .ch_0(ch0rx),.ch_1(ch1rx),
 290        .ch_2(ch2rx),.ch_3(ch3rx),
 291        .ch_4(ch4rx),.ch_5(ch5rx),
 292        .ch_6(ch6rx),.ch_7(ch7rx),
 293        .rxclk(clk64),.rxstrobe(hb_strobe),
 294        .clear_status(clear_status),
 295        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe));
 296    `endif
 297
 298  `ifdef RX_EN_0
 299    rx_chain #(`FR_RX_FREQ_0,`FR_RX_PHASE_0) rx_chain_0
 300      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 301        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(hb_strobe),
 302        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 303        .i_in(ddc0_in_i),.q_in(ddc0_in_q),.i_out(bb_rx_i0),.q_out(bb_rx_q0),.debugdata(debugdata),.debugctrl(debugctrl));
 304  `else
 305    assign      bb_rx_i0=16'd0;
 306    assign      bb_rx_q0=16'd0;
 307  `endif
 308
 309  `ifdef RX_EN_1
 310    rx_chain #(`FR_RX_FREQ_1,`FR_RX_PHASE_1) rx_chain_1
 311      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 312        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 313        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 314        .i_in(ddc1_in_i),.q_in(ddc1_in_q),.i_out(bb_rx_i1),.q_out(bb_rx_q1));
 315  `else
 316    assign      bb_rx_i1=16'd0;
 317    assign      bb_rx_q1=16'd0;
 318  `endif
 319
 320  `ifdef RX_EN_2
 321    rx_chain #(`FR_RX_FREQ_2,`FR_RX_PHASE_2) rx_chain_2
 322      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 323        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 324        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 325        .i_in(ddc2_in_i),.q_in(ddc2_in_q),.i_out(bb_rx_i2),.q_out(bb_rx_q2));
 326  `else
 327    assign      bb_rx_i2=16'd0;
 328    assign      bb_rx_q2=16'd0;
 329  `endif
 330
 331  `ifdef RX_EN_3
 332    rx_chain #(`FR_RX_FREQ_3,`FR_RX_PHASE_3) rx_chain_3
 333      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 334        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 335        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 336        .i_in(ddc3_in_i),.q_in(ddc3_in_q),.i_out(bb_rx_i3),.q_out(bb_rx_q3));
 337  `else
 338    assign      bb_rx_i3=16'd0;
 339    assign      bb_rx_q3=16'd0;
 340  `endif
 341
 342 `endif //  `ifdef RX_ON
 343
 344    ///////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 345    // Control Functions
 346
 347    wire [31:0] capabilities;
 348    assign      capabilities[7] =   `TX_CAP_HB;
 349    assign      capabilities[6:4] = `TX_CAP_NCHAN;
 350    assign      capabilities[3] =   `RX_CAP_HB;
 351    assign      capabilities[2:0] = `RX_CAP_NCHAN;
 352
 353    serial_io serial_io
 354      ( .master_clk(clk64),.serial_clock(SCLK),.serial_data_in(SDI),
 355        .enable(SEN_FPGA),.reset(1'b0),.serial_data_out(SDO),
 356        .serial_addr(addr_db),.serial_data(data_db),.serial_strobe(strobe_db),
 357        .readback_0({io_rx_a,io_tx_a}),.readback_1({io_rx_b,io_tx_b}),.readback_2(capabilities),.readback_3(32'hf0f0931a),
 358        .readback_4(rssi_0),.readback_5(rssi_1),.readback_6(rssi_2),.readback_7(rssi_3)
 359        );
 360
 361    wire [6:0] reg_addr;
 362    wire [31:0] reg_data_out;
 363    wire [31:0] reg_data_in;
 364    wire [1:0] reg_io_enable;
 365    wire [31:0] rssi_threshhold;
 366    wire [31:0] rssi_wait;
 367    wire [6:0] addr_wr;
 368    wire [31:0] data_wr;
 369    wire strobe_wr;
 370    wire [6:0] addr_db;
 371    wire [31:0] data_db;
 372    wire strobe_db;
 373    assign serial_strobe = strobe_db | strobe_wr;
 374    assign serial_addr = (strobe_db)? (addr_db) : (addr_wr);
 375    assign serial_data = (strobe_db)? (data_db) : (data_wr);
 376    //assign serial_strobe = strobe_wr;
 377    //assign serial_data = data_wr;
 378    //assign serial_addr = addr_wr;
 379
 380    register_io register_control
 381     (.clk(clk64),.reset(1'b0),.enable(reg_io_enable),.addr(reg_addr),.datain(reg_data_in),
 382      .dataout(reg_data_out), .addr_wr(addr_wr), .data_wr(data_wr), .strobe_wr(strobe_wr),
 383      .rssi_0(rssi_0), .rssi_1(rssi_1), .rssi_2(rssi_2),
 384      .rssi_3(rssi_3), .threshhold(rssi_threshhold), .rssi_wait(rssi_wait),
 385          .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3),
 386      .debug_en(debug_en), .misc(settings),
 387          .txmux({dac3mux,dac2mux,dac1mux,dac0mux,tx_realsignals,tx_numchan}));
 388
 389
 390    //implementing freeze mode
 391    reg [15:0] timestop;
 392    wire stop;
 393    wire [15:0] stop_time;
 394    assign       clk64 = (timestop == 0) ? master_clk : 0;
 395    always @(posedge master_clk)
 396                 if (timestop[15:0] != 0)
 397                         timestop <= timestop - 16'd1;
 398                 else if (stop)
 399                         timestop <= stop_time;
 400
 401
 402    wire [15:0] reg_0,reg_1,reg_2,reg_3;
 403    master_control master_control
 404      ( .master_clk(clk64),.usbclk(usbclk),
 405        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 406        .tx_bus_reset(tx_bus_reset),.rx_bus_reset(rx_bus_reset),
 407        .tx_dsp_reset(tx_dsp_reset),.rx_dsp_reset(rx_dsp_reset),
 408        .enable_tx(enable_tx),.enable_rx(enable_rx),
 409        .interp_rate(interp_rate),.decim_rate(decim_rate),
 410        .tx_sample_strobe(tx_sample_strobe),.strobe_interp(strobe_interp),
 411        .rx_sample_strobe(rx_sample_strobe),.strobe_decim(strobe_decim),
 412        .tx_empty(tx_empty),
 413        //.debug_0(rx_a_a),.debug_1(ddc0_in_i),
 414        .debug_0(rx_debugbus),.debug_1(ddc0_in_i),
 415        .debug_2({rx_sample_strobe,strobe_decim,serial_strobe,serial_addr}),.debug_3({rx_dsp_reset,tx_dsp_reset,rx_bus_reset,tx_bus_reset,enable_rx,tx_underrun,rx_overrun,decim_rate}),
 416        .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3) );
 417
 418    io_pins io_pins
 419      (.io_0(io_tx_a),.io_1(io_rx_a),.io_2(io_tx_b),.io_3(io_rx_b),
 420       .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3),
 421       .clock(clk64),.rx_reset(rx_dsp_reset),.tx_reset(tx_dsp_reset),
 422       .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe));
 423
 424    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 425    // Misc Settings
 426    setting_reg #(`FR_MODE) sr_misc(.clock(clk64),.reset(rx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(settings));
 427
 428 endmodule // usrp_inband_usb