git.gag.com Git - debian/gnuradio/blob - usrp/fpga/sdr_lib/master_control.v

   1 // -*- verilog -*-
   2 //
   3 //  USRP - Universal Software Radio Peripheral
   4 //
   5 //  Copyright (C) 2003,2005 Matt Ettus
   6 //
   7 //  This program is free software; you can redistribute it and/or modify
   8 //  it under the terms of the GNU General Public License as published by
   9 //  the Free Software Foundation; either version 2 of the License, or
  10 //  (at your option) any later version.
  11 //
  12 //  This program is distributed in the hope that it will be useful,
  13 //  but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 //  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 //  GNU General Public License for more details.
  16 //
  17 //  You should have received a copy of the GNU General Public License
  18 //  along with this program; if not, write to the Free Software
  19 //  Foundation, Inc., 51 Franklin Street, Boston, MA  02110-1301  USA
  20 //
  21
  22 // Clock, enable, and reset controls for whole system
  23
  24 module master_control
  25   ( input master_clk, input usbclk,
  26     input wire [6:0] serial_addr, input wire [31:0] serial_data, input wire serial_strobe,
  27     output tx_bus_reset, output rx_bus_reset,
  28     output wire tx_dsp_reset, output wire rx_dsp_reset,
  29     output wire enable_tx, output wire enable_rx,
  30     output wire [7:0] interp_rate, output wire [7:0] decim_rate,
  31     output tx_sample_strobe, output strobe_interp,
  32     output rx_sample_strobe, output strobe_decim,
  33     input tx_empty,
  34     input wire [15:0] debug_0,input wire [15:0] debug_1,input wire [15:0] debug_2,input wire [15:0] debug_3,
  35     output wire [15:0] reg_0, output wire [15:0] reg_1, output wire [15:0] reg_2, output wire [15:0] reg_3
  36     );
  37
  38    // FIXME need a separate reset for all control settings
  39    // Master Controls assignments
  40    wire [7:0] master_controls;
  41    setting_reg #(`FR_MASTER_CTRL) sr_mstr_ctrl(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(master_controls));
  42    assign     enable_tx = master_controls[0];
  43    assign     enable_rx = master_controls[1];
  44    assign     tx_dsp_reset = master_controls[2];
  45    assign     rx_dsp_reset = master_controls[3];
  46    // Unused - 4-7
  47
  48    // Strobe Generators
  49    setting_reg #(`FR_INTERP_RATE) sr_interp(.clock(master_clk),.reset(tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(interp_rate));
  50    setting_reg #(`FR_DECIM_RATE) sr_decim(.clock(master_clk),.reset(rx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(decim_rate));
  51
  52    strobe_gen da_strobe_gen
  53      ( .clock(master_clk),.reset(tx_dsp_reset),.enable(enable_tx),
  54        .rate(8'd1),.strobe_in(1'b1),.strobe(tx_sample_strobe) );
  55
  56    strobe_gen tx_strobe_gen
  57      ( .clock(master_clk),.reset(tx_dsp_reset),.enable(enable_tx),
  58        .rate(interp_rate),.strobe_in(tx_sample_strobe),.strobe(strobe_interp) );
  59
  60    assign  rx_sample_strobe = 1'b1;
  61
  62    strobe_gen decim_strobe_gen
  63      ( .clock(master_clk),.reset(rx_dsp_reset),.enable(enable_rx),
  64        .rate(decim_rate),.strobe_in(rx_sample_strobe),.strobe(strobe_decim) );
  65
  66    // Reset syncs for bus (usbclk) side
  67    // The RX bus side reset isn't used, the TX bus side one may not be needed
  68    reg    tx_reset_bus_sync1, rx_reset_bus_sync1, tx_reset_bus_sync2, rx_reset_bus_sync2;
  69
  70    always @(posedge usbclk)
  71      begin
  72         tx_reset_bus_sync1 <= #1 tx_dsp_reset;
  73         rx_reset_bus_sync1 <= #1 rx_dsp_reset;
  74         tx_reset_bus_sync2 <= #1 tx_reset_bus_sync1;
  75         rx_reset_bus_sync2 <= #1 rx_reset_bus_sync1;
  76      end
  77
  78    assign tx_bus_reset = tx_reset_bus_sync2;
  79    assign rx_bus_reset = rx_reset_bus_sync2;
  80
  81    wire [7:0]   txa_refclk, rxa_refclk, txb_refclk, rxb_refclk;
  82    wire        txaclk,txbclk,rxaclk,rxbclk;
  83    wire [3:0]  debug_en, txcvr_ctrl;
  84
  85    wire [31:0] txcvr_rxlines, txcvr_txlines;
  86
  87    setting_reg #(`FR_TX_A_REFCLK) sr_txaref(.clock(master_clk),.reset(tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(txa_refclk));
  88    setting_reg #(`FR_RX_A_REFCLK) sr_rxaref(.clock(master_clk),.reset(rx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(rxa_refclk));
  89    setting_reg #(`FR_TX_B_REFCLK) sr_txbref(.clock(master_clk),.reset(tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(txb_refclk));
  90    setting_reg #(`FR_RX_B_REFCLK) sr_rxbref(.clock(master_clk),.reset(rx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(rxb_refclk));
  91
  92    setting_reg #(`FR_DEBUG_EN) sr_debugen(.clock(master_clk),.reset(rx_dsp_reset|tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(debug_en));
  93
  94    clk_divider clk_div_0 (.reset(tx_dsp_reset),.in_clk(master_clk),.out_clk(txaclk),.ratio(txa_refclk[6:0]));
  95    clk_divider clk_div_1 (.reset(rx_dsp_reset),.in_clk(master_clk),.out_clk(rxaclk),.ratio(rxa_refclk[6:0]));
  96    clk_divider clk_div_2 (.reset(tx_dsp_reset),.in_clk(master_clk),.out_clk(txbclk),.ratio(txb_refclk[6:0]));
  97    clk_divider clk_div_3 (.reset(rx_dsp_reset),.in_clk(master_clk),.out_clk(rxbclk),.ratio(rxb_refclk[6:0]));
  98
  99    reg [15:0]  io_0_reg,io_1_reg,io_2_reg,io_3_reg;
 100    // Upper 16 bits are mask for lower 16
 101    always @(posedge master_clk)
 102      if(serial_strobe)
 103        case(serial_addr)
 104          `FR_IO_0 : io_0_reg
 105            <= #1 (io_0_reg & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
 106          `FR_IO_1 : io_1_reg
 107            <= #1 (io_1_reg & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
 108          `FR_IO_2 : io_2_reg
 109            <= #1 (io_2_reg & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
 110          `FR_IO_3 : io_3_reg
 111            <= #1 (io_3_reg & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
 112        endcase // case(serial_addr)
 113
 114    wire        transmit_now = !tx_empty & enable_tx;
 115    wire        atr_ctl;
 116    wire [15:0] atr_mask_0, atr_txval_0, atr_rxval_0, atr_mask_1, atr_txval_1, atr_rxval_1, atr_mask_2, atr_txval_2, atr_rxval_2, atr_mask_3, atr_txval_3, atr_rxval_3;
 117
 118    setting_reg #(`FR_ATR_MASK_0) sr_atr_mask_0(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_mask_0));
 119    setting_reg #(`FR_ATR_TXVAL_0) sr_atr_txval_0(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_txval_0));
 120    setting_reg #(`FR_ATR_RXVAL_0) sr_atr_rxval_0(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_rxval_0));
 121
 122    setting_reg #(`FR_ATR_MASK_1) sr_atr_mask_1(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_mask_1));
 123    setting_reg #(`FR_ATR_TXVAL_1) sr_atr_txval_1(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_txval_1));
 124    setting_reg #(`FR_ATR_RXVAL_1) sr_atr_rxval_1(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_rxval_1));
 125
 126    setting_reg #(`FR_ATR_MASK_2) sr_atr_mask_2(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_mask_2));
 127    setting_reg #(`FR_ATR_TXVAL_2) sr_atr_txval_2(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_txval_2));
 128    setting_reg #(`FR_ATR_RXVAL_2) sr_atr_rxval_2(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_rxval_2));
 129
 130    setting_reg #(`FR_ATR_MASK_3) sr_atr_mask_3(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_mask_3));
 131    setting_reg #(`FR_ATR_TXVAL_3) sr_atr_txval_3(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_txval_3));
 132    setting_reg #(`FR_ATR_RXVAL_3) sr_atr_rxval_3(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_rxval_3));
 133
 134    //setting_reg #(`FR_ATR_CTL) sr_atr_ctl(.clock(master_clk),.reset(1'b0),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(atr_ctl));
 135    assign      atr_ctl = 1'b1;
 136
 137    wire [15:0] atr_selected_0 = transmit_now ? atr_txval_0 : atr_rxval_0;
 138    wire [15:0] io_0 = ({{16{atr_ctl}}} &  atr_mask_0 & atr_selected_0) | (~({{16{atr_ctl}}} & atr_mask_0) & io_0_reg);
 139
 140    wire [15:0] atr_selected_1 = transmit_now ? atr_txval_1 : atr_rxval_1;
 141    wire [15:0] io_1 = ({{16{atr_ctl}}} &  atr_mask_1 & atr_selected_1) | (~({{16{atr_ctl}}} & atr_mask_1) & io_1_reg);
 142
 143    wire [15:0] atr_selected_2 = transmit_now ? atr_txval_2 : atr_rxval_2;
 144    wire [15:0] io_2 = ({{16{atr_ctl}}} &  atr_mask_2 & atr_selected_2) | (~({{16{atr_ctl}}} & atr_mask_2) & io_2_reg);
 145
 146    wire [15:0] atr_selected_3 = transmit_now ? atr_txval_3 : atr_rxval_3;
 147    wire [15:0] io_3 = ({{16{atr_ctl}}} &  atr_mask_3 & atr_selected_3) | (~({{16{atr_ctl}}} & atr_mask_3) & io_3_reg);
 148
 149    assign reg_0 = debug_en[0] ? debug_0 : txa_refclk[7] ? {io_0[15:1],txaclk} : io_0;
 150    assign reg_1 = debug_en[1] ? debug_1 : rxa_refclk[7] ? {io_1[15:1],rxaclk} : io_1;
 151    assign reg_2 = debug_en[2] ? debug_2 : txb_refclk[7] ? {io_2[15:1],txbclk} : io_2;
 152    assign reg_3 = debug_en[3] ? debug_3 : rxb_refclk[7] ? {io_3[15:1],rxbclk} : io_3;
 153
 154
 155 endmodule // master_control