git.gag.com Git - debian/gnuradio/blob - usrp/fpga/sdr_lib/io_pins.v

   1 // -*- verilog -*-
   2 //
   3 //  USRP - Universal Software Radio Peripheral
   4 //
   5 //  Copyright (C) 2005,2006 Matt Ettus
   6 //
   7 //  This program is free software; you can redistribute it and/or modify
   8 //  it under the terms of the GNU General Public License as published by
   9 //  the Free Software Foundation; either version 2 of the License, or
  10 //  (at your option) any later version.
  11 //
  12 //  This program is distributed in the hope that it will be useful,
  13 //  but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 //  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 //  GNU General Public License for more details.
  16 //
  17 //  You should have received a copy of the GNU General Public License
  18 //  along with this program; if not, write to the Free Software
  19 //  Foundation, Inc., 51 Franklin Street, Boston, MA  02110-1301  USA
  20 //
  21
  22 `include "../../firmware/include/fpga_regs_common.v"
  23 `include "../../firmware/include/fpga_regs_standard.v"
  24
  25 module io_pins
  26   ( inout wire [15:0] io_0, inout wire [15:0] io_1, inout wire [15:0] io_2, inout wire [15:0] io_3,
  27     input wire [15:0] reg_0, input wire [15:0] reg_1, input wire [15:0] reg_2, input wire [15:0] reg_3,
  28     input clock, input rx_reset, input tx_reset,
  29     input [6:0] serial_addr, input [31:0] serial_data, input serial_strobe);
  30
  31    reg [15:0] io_0_oe,io_1_oe,io_2_oe,io_3_oe;
  32
  33    bidir_reg bidir_reg_0 (.tristate(io_0),.oe(io_0_oe),.reg_val(reg_0));
  34    bidir_reg bidir_reg_1 (.tristate(io_1),.oe(io_1_oe),.reg_val(reg_1));
  35    bidir_reg bidir_reg_2 (.tristate(io_2),.oe(io_2_oe),.reg_val(reg_2));
  36    bidir_reg bidir_reg_3 (.tristate(io_3),.oe(io_3_oe),.reg_val(reg_3));
  37
  38    // Upper 16 bits are mask for lower 16
  39    always @(posedge clock)
  40      if(serial_strobe)
  41        case(serial_addr)
  42          `FR_OE_0 : io_0_oe
  43            <= #1 (io_0_oe & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
  44          `FR_OE_1 : io_1_oe
  45            <= #1 (io_1_oe & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
  46          `FR_OE_2 : io_2_oe
  47            <= #1 (io_2_oe & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
  48          `FR_OE_3 : io_3_oe
  49            <= #1 (io_3_oe & ~serial_data[31:16]) | (serial_data[15:0] & serial_data[31:16] );
  50        endcase // case(serial_addr)
  51
  52 endmodule // io_pins