3 module coeff_ram (input clock, input [3:0] rd_addr, output reg [15:0] rd_data);
5 always @(posedge clock)
7 4'd0 : rd_data <= #1 -16'd16;
8 4'd1 : rd_data <= #1 16'd74;
9 4'd2 : rd_data <= #1 -16'd254;
10 4'd3 : rd_data <= #1 16'd669;
11 4'd4 : rd_data <= #1 -16'd1468;
12 4'd5 : rd_data <= #1 16'd2950;
13 4'd6 : rd_data <= #1 -16'd6158;
14 4'd7 : rd_data <= #1 16'd20585;
15 4'd8 : rd_data <= #1 16'd20585;
16 4'd9 : rd_data <= #1 -16'd6158;
17 4'd10 : rd_data <= #1 16'd2950;
18 4'd11 : rd_data <= #1 -16'd1468;
19 4'd12 : rd_data <= #1 16'd669;
20 4'd13 : rd_data <= #1 -16'd254;
21 4'd14 : rd_data <= #1 16'd74;
22 4'd15 : rd_data <= #1 -16'd16;
23 default : rd_data <= #1 16'd0;
24 endcase // case(rd_addr)