git.gag.com Git - debian/gnuradio/blob - usrp/fpga/sdr_lib/hb/acc.v

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   3 module acc (input clock, input reset, input clear, input enable_in, output reg enable_out,
   4             input signed [30:0] addend, output reg signed [33:0] sum );
   5
   6    always @(posedge clock)
   7      if(reset)
   8        sum <= #1 34'd0;
   9      //else if(clear & enable_in)
  10      //  sum <= #1 addend;
  11      //else if(clear)
  12      //  sum <= #1 34'd0;
  13      else if(clear)
  14        sum <= #1 addend;
  15      else if(enable_in)
  16        sum <= #1 sum + addend;
  17
  18    always @(posedge clock)
  19      enable_out <= #1 enable_in;
  20
  21 endmodule // acc
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