git.gag.com Git - debian/gnuradio/blob - usrp/fpga/sdr_lib/clk_divider.v

   1 // -*- verilog -*-
   2 //
   3 //  USRP - Universal Software Radio Peripheral
   4 //
   5 //  Copyright (C) 2003 Matt Ettus
   6 //
   7 //  This program is free software; you can redistribute it and/or modify
   8 //  it under the terms of the GNU General Public License as published by
   9 //  the Free Software Foundation; either version 2 of the License, or
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  11 //
  12 //  This program is distributed in the hope that it will be useful,
  13 //  but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 //  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 //  GNU General Public License for more details.
  16 //
  17 //  You should have received a copy of the GNU General Public License
  18 //  along with this program; if not, write to the Free Software
  19 //  Foundation, Inc., 51 Franklin Street, Boston, MA  02110-1301  USA
  20 //
  21
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  23 module clk_divider(input reset, input wire in_clk,output reg out_clk, input [7:0] ratio);
  24    reg [7:0] counter;
  25
  26    // FIXME maybe should use PLL or switch to double edge version
  27
  28    always @(posedge in_clk or posedge reset)
  29      if(reset)
  30        counter <= #1 8'd0;
  31      else if(counter == 0)
  32        counter <= #1 ratio[7:1] + (ratio[0] & out_clk) - 8'b1;
  33      else
  34        counter <= #1 counter-8'd1;
  35
  36    always @(posedge in_clk or posedge reset)
  37      if(reset)
  38        out_clk <= #1 1'b0;
  39      else if(counter == 0)
  40        out_clk <= #1 ~out_clk;
  41
  42 endmodule // clk_divider
  43