git.gag.com Git - debian/gnuradio/blob - usrp/fpga/megacells/addsub16_bb.v

   1 //Copyright (C) 1991-2003 Altera Corporation
   2 //Any  megafunction  design,  and related netlist (encrypted  or  decrypted),
   3 //support information,  device programming or simulation file,  and any other
   4 //associated  documentation or information  provided by  Altera  or a partner
   5 //under  Altera's   Megafunction   Partnership   Program  may  be  used  only
   6 //to program  PLD  devices (but not masked  PLD  devices) from  Altera.   Any
   7 //other  use  of such  megafunction  design,  netlist,  support  information,
   8 //device programming or simulation file,  or any other  related documentation
   9 //or information  is prohibited  for  any  other purpose,  including, but not
  10 //limited to  modification,  reverse engineering,  de-compiling, or use  with
  11 //any other  silicon devices,  unless such use is  explicitly  licensed under
  12 //a separate agreement with  Altera  or a megafunction partner.  Title to the
  13 //intellectual property,  including patents,  copyrights,  trademarks,  trade
  14 //secrets,  or maskworks,  embodied in any such megafunction design, netlist,
  15 //support  information,  device programming or simulation file,  or any other
  16 //related documentation or information provided by  Altera  or a megafunction
  17 //partner, remains with Altera, the megafunction partner, or their respective
  18 //licensors. No other licenses, including any licenses needed under any third
  19 //party's intellectual property, are provided herein.
  20
  21 module addsub16 (
  22         add_sub,
  23         dataa,
  24         datab,
  25         clock,
  26         aclr,
  27         clken,
  28         result)/* synthesis synthesis_clearbox = 1 */;
  29
  30         input     add_sub;
  31         input   [15:0]  dataa;
  32         input   [15:0]  datab;
  33         input     clock;
  34         input     aclr;
  35         input     clken;
  36         output  [15:0]  result;
  37
  38 endmodule
  39