git.gag.com Git - debian/gnuradio/blob - usrp/fpga/megacells/addsub16.cmp

   1 --Copyright (C) 1991-2003 Altera Corporation
   2 --Any  megafunction  design,  and related netlist (encrypted  or  decrypted),
   3 --support information,  device programming or simulation file,  and any other
   4 --associated  documentation or information  provided by  Altera  or a partner
   5 --under  Altera's   Megafunction   Partnership   Program  may  be  used  only
   6 --to program  PLD  devices (but not masked  PLD  devices) from  Altera.   Any
   7 --other  use  of such  megafunction  design,  netlist,  support  information,
   8 --device programming or simulation file,  or any other  related documentation
   9 --or information  is prohibited  for  any  other purpose,  including, but not
  10 --limited to  modification,  reverse engineering,  de-compiling, or use  with
  11 --any other  silicon devices,  unless such use is  explicitly  licensed under
  12 --a separate agreement with  Altera  or a megafunction partner.  Title to the
  13 --intellectual property,  including patents,  copyrights,  trademarks,  trade
  14 --secrets,  or maskworks,  embodied in any such megafunction design, netlist,
  15 --support  information,  device programming or simulation file,  or any other
  16 --related documentation or information provided by  Altera  or a megafunction
  17 --partner, remains with Altera, the megafunction partner, or their respective
  18 --licensors. No other licenses, including any licenses needed under any third
  19 --party's intellectual property, are provided herein.
  20
  21
  22 component addsub16
  23         PORT
  24         (
  25                 add_sub         : IN STD_LOGIC ;
  26                 dataa           : IN STD_LOGIC_VECTOR (15 DOWNTO 0);
  27                 datab           : IN STD_LOGIC_VECTOR (15 DOWNTO 0);
  28                 clock           : IN STD_LOGIC ;
  29                 aclr            : IN STD_LOGIC ;
  30                 clken           : IN STD_LOGIC ;
  31                 result          : OUT STD_LOGIC_VECTOR (15 DOWNTO 0)
  32         );
  33 end component;