Imported Upstream version 2.9.0
[debian/cc1111] / sim / ucsim / avr.src / logic_inst.cc
1 /*
2  * Simulator of microcontrollers (logic_inst.cc)
3  *
4  * Copyright (C) 1999,99 Drotos Daniel, Talker Bt.
5  * 
6  * To contact author send email to drdani@mazsola.iit.uni-miskolc.hu
7  *
8  */
9
10 /* This file is part of microcontroller simulator: ucsim.
11
12 UCSIM is free software; you can redistribute it and/or modify
13 it under the terms of the GNU General Public License as published by
14 the Free Software Foundation; either version 2 of the License, or
15 (at your option) any later version.
16
17 UCSIM is distributed in the hope that it will be useful,
18 but WITHOUT ANY WARRANTY; without even the implied warranty of
19 MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
20 GNU General Public License for more details.
21
22 You should have received a copy of the GNU General Public License
23 along with UCSIM; see the file COPYING.  If not, write to the Free
24 Software Foundation, 59 Temple Place - Suite 330, Boston, MA
25 02111-1307, USA. */
26 /*@1@*/
27
28 #include "avrcl.h"
29 #include "regsavr.h"
30
31
32 /*
33  * Logical OR with Immediate
34  * ORI Rd,K 16<=d<=31 0<=K<=255
35  * 0110 KKKK dddd KKKK
36  *____________________________________________________________________________
37  */
38
39 int
40 cl_avr::ori_Rd_K(t_mem code)
41 {
42   t_addr d;
43   t_mem K, data;
44
45   d= (code&0xf0)>>4;
46   K= ((code&0xf00)>>4)|(code&0xf);
47   data= K | ram->read(d);
48   ram->write(d+16, data);
49   set_zn0s(data);
50   return(resGO);
51 }
52
53
54 /*
55  * Logical AND with Immediate
56  * ANDI Rd,K 16<=d<=31 0<=K<=255
57  * 0111 KKKK dddd KKKK
58  *____________________________________________________________________________
59  */
60
61 int
62 cl_avr::andi_Rd_K(t_mem code)
63 {
64   t_addr d;
65   t_mem K, data;
66
67   d= (code&0xf0)>>4;
68   K= ((code&0xf00)>>4)|(code&0xf);
69   data= K & ram->read(d);
70   ram->write(d+16, data);
71   set_zn0s(data);
72   return(resGO);
73 }
74
75
76 /*
77  * Logical AND
78  * AND Rd,Rr 0<=d<=31 0<=r<=31
79  * 0010 00rd dddd rrrr
80  *____________________________________________________________________________
81  */
82
83 int
84 cl_avr::and_Rd_Rr(t_mem code)
85 {
86   t_addr d, r;
87   t_mem data;
88
89   d= (code&0x1f0)>>4;
90   r= ((code&0x200)>>5)|(code&0xf);
91   data= ram->read(d) & ram->read(r);
92   ram->write(d, data);
93   set_zn0s(data);
94   return(resGO);
95 }
96
97
98 /*
99  * Exclusive OR
100  * EOR Rd,Rr 0<=d<=31 0<=r<=31
101  * 0010 01rd dddd rrrr
102  *____________________________________________________________________________
103  */
104
105 int
106 cl_avr::eor_Rd_Rr(t_mem code)
107 {
108   t_addr d, r;
109   t_mem data;
110
111   d= (code&0x1f0)>>4;
112   r= ((code&0x200)>>5)|(code&0xf);
113   data= ram->read(d) ^ ram->read(r);
114   ram->write(d, data);
115   set_zn0s(data);
116   return(resGO);
117 }
118
119
120 /*
121  * Logical OR
122  * OR Rd,Rr 0<=d<=31 0<=r<=31
123  * 0010 10rd dddd rrrr
124  *____________________________________________________________________________
125  */
126
127 int
128 cl_avr::or_Rd_Rr(t_mem code)
129 {
130   t_addr d, r;
131   t_mem data;
132
133   d= (code&0x1f0)>>4;
134   r= ((code&0x200)>>5)|(code&0xf);
135   data= ram->read(d) | ram->read(r);
136   ram->write(d, data);
137   set_zn0s(data);
138   return(resGO);
139 }
140
141
142 /* End of avr.src/logic_inst.cc */