git.gag.com Git - fw/altos/blob - src/stm/ao_timer.c

   1 /*
   2  * Copyright © 2012 Keith Packard <keithp@keithp.com>
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; version 2 of the License.
   7  *
   8  * This program is distributed in the hope that it will be useful, but
   9  * WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  11  * General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along
  14  * with this program; if not, write to the Free Software Foundation, Inc.,
  15  * 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  16  */
  17
  18 #include "ao.h"
  19
  20 static volatile __data uint16_t ao_tick_count;
  21
  22 uint16_t ao_time(void)
  23 {
  24         uint16_t        v;
  25         ao_arch_critical(
  26                 v = ao_tick_count;
  27                 );
  28         return v;
  29 }
  30
  31 static __xdata uint8_t ao_forever;
  32
  33 void
  34 ao_delay(uint16_t ticks)
  35 {
  36         ao_alarm(ticks);
  37         ao_sleep(&ao_forever);
  38 }
  39
  40 #if HAS_ADC
  41 volatile __data uint8_t ao_adc_interval = 1;
  42 volatile __data uint8_t ao_adc_count;
  43 #endif
  44
  45 void
  46 ao_debug_out(char c);
  47
  48
  49 void stm_tim6_isr(void)
  50 {
  51         if (stm_tim6.sr & (1 << STM_TIM67_SR_UIF)) {
  52                 stm_tim6.sr = 0;
  53                 ++ao_tick_count;
  54 #if HAS_ADC
  55                 if (++ao_adc_count == ao_adc_interval) {
  56                         ao_adc_count = 0;
  57                         ao_adc_poll();
  58                 }
  59 #endif
  60         }
  61 }
  62
  63 #if HAS_ADC
  64 void
  65 ao_timer_set_adc_interval(uint8_t interval) __critical
  66 {
  67         ao_adc_interval = interval;
  68         ao_adc_count = 0;
  69 }
  70 #endif
  71
  72 #define TIMER_10kHz     (AO_PCLK1 / 10000)
  73
  74 void
  75 ao_timer_init(void)
  76 {
  77         stm_nvic_set_enable(STM_ISR_TIM6_POS);
  78         stm_nvic_set_priority(STM_ISR_TIM6_POS, 1);
  79
  80         /* Turn on timer 6 */
  81         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_TIM6EN);
  82
  83         stm_tim6.psc = TIMER_10kHz;
  84         stm_tim6.arr = 100;
  85         stm_tim6.cnt = 0;
  86
  87         /* Enable update interrupt */
  88         stm_tim6.dier = (1 << STM_TIM67_DIER_UIE);
  89
  90         /* Poke timer to reload values */
  91         stm_tim6.egr |= (1 << STM_TIM67_EGR_UG);
  92
  93         stm_tim6.cr2 = (STM_TIM67_CR2_MMS_RESET << STM_TIM67_CR2_MMS);
  94
  95         /* And turn it on */
  96         stm_tim6.cr1 = ((0 << STM_TIM67_CR1_ARPE) |
  97                         (0 << STM_TIM67_CR1_OPM) |
  98                         (1 << STM_TIM67_CR1_URS) |
  99                         (0 << STM_TIM67_CR1_UDIS) |
 100                         (1 << STM_TIM67_CR1_CEN));
 101 }
 102
 103 void
 104 ao_clock_init(void)
 105 {
 106         uint32_t        cfgr;
 107         uint32_t        cr;
 108
 109         /* Switch to MSI while messing about */
 110         stm_rcc.cr |= (1 << STM_RCC_CR_MSION);
 111         while (!(stm_rcc.cr & (1 << STM_RCC_CR_MSIRDY)))
 112                 asm("nop");
 113
 114         /* reset SW, HPRE, PPRE1, PPRE2, MCOSEL and MCOPRE */
 115         stm_rcc.cfgr &= (uint32_t)0x88FFC00C;
 116
 117         /* reset HSION, HSEON, CSSON and PLLON bits */
 118         stm_rcc.cr &= 0xeefefffe;
 119
 120         /* reset PLLSRC, PLLMUL and PLLDIV bits */
 121         stm_rcc.cfgr &= 0xff02ffff;
 122
 123         /* Disable all interrupts */
 124         stm_rcc.cir = 0;
 125
 126 #if AO_HSE
 127 #if AO_HSE_BYPASS
 128         stm_rcc.cr |= (1 << STM_RCC_CR_HSEBYP);
 129 #else
 130         stm_rcc.cr &= ~(1 << STM_RCC_CR_HSEBYP);
 131 #endif
 132         /* Enable HSE clock */
 133         stm_rcc.cr |= (1 << STM_RCC_CR_HSEON);
 134         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSERDY)))
 135                 asm("nop");
 136
 137 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSE << STM_RCC_CFGR_SWS)
 138 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSE)
 139 #define STM_PLLSRC                              AO_HSE
 140 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (1 << STM_RCC_CFGR_PLLSRC)
 141 #else
 142 #define STM_HSI                                 16000000
 143 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS)
 144 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSI)
 145 #define STM_PLLSRC                              STM_HSI
 146 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (0 << STM_RCC_CFGR_PLLSRC)
 147 #endif
 148
 149 #if !AO_HSE || HAS_ADC
 150         /* Enable HSI RC clock 16MHz */
 151         stm_rcc.cr |= (1 << STM_RCC_CR_HSION);
 152         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY)))
 153                 asm("nop");
 154 #endif
 155
 156         /* Set flash latency to tolerate 32MHz SYSCLK  -> 1 wait state */
 157
 158         /* Enable 64-bit access and prefetch */
 159         stm_flash.acr |= (1 << STM_FLASH_ACR_ACC64);
 160         stm_flash.acr |= (1 << STM_FLASH_ACR_PRFEN);
 161
 162         /* Enable 1 wait state so the CPU can run at 32MHz */
 163         /* (haven't managed to run the CPU at 32MHz yet, it's at 16MHz) */
 164         stm_flash.acr |= (1 << STM_FLASH_ACR_LATENCY);
 165
 166         /* Enable power interface clock */
 167         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_PWREN);
 168
 169         /* Set voltage range to 1.8V */
 170
 171         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 172         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 173                 asm("nop");
 174
 175         /* Configure voltage scaling range */
 176         cr = stm_pwr.cr;
 177         cr &= ~(STM_PWR_CR_VOS_MASK << STM_PWR_CR_VOS);
 178         cr |= (STM_PWR_CR_VOS_1_8 << STM_PWR_CR_VOS);
 179         stm_pwr.cr = cr;
 180
 181         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 182         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 183                 asm("nop");
 184
 185         /* HCLK to 16MHz -> AHB prescaler = /1 */
 186         cfgr = stm_rcc.cfgr;
 187         cfgr &= ~(STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE);
 188         cfgr |= (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE);
 189         stm_rcc.cfgr = cfgr;
 190         while ((stm_rcc.cfgr & (STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE)) !=
 191                (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE))
 192                 asm ("nop");
 193
 194         /* APB1 Prescaler = AO_APB1_PRESCALER */
 195         cfgr = stm_rcc.cfgr;
 196         cfgr &= ~(STM_RCC_CFGR_PPRE1_MASK << STM_RCC_CFGR_PPRE1);
 197         cfgr |= (AO_RCC_CFGR_PPRE1_DIV << STM_RCC_CFGR_PPRE1);
 198         stm_rcc.cfgr = cfgr;
 199
 200         /* APB2 Prescaler = AO_APB2_PRESCALER */
 201         cfgr = stm_rcc.cfgr;
 202         cfgr &= ~(STM_RCC_CFGR_PPRE2_MASK << STM_RCC_CFGR_PPRE2);
 203         cfgr |= (AO_RCC_CFGR_PPRE2_DIV << STM_RCC_CFGR_PPRE2);
 204         stm_rcc.cfgr = cfgr;
 205
 206         /* Disable the PLL */
 207         stm_rcc.cr &= ~(1 << STM_RCC_CR_PLLON);
 208         while (stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY))
 209                 asm("nop");
 210
 211         /* PLLVCO to 96MHz (for USB) -> PLLMUL = 6, PLLDIV = 4 */
 212         cfgr = stm_rcc.cfgr;
 213         cfgr &= ~(STM_RCC_CFGR_PLLMUL_MASK << STM_RCC_CFGR_PLLMUL);
 214         cfgr &= ~(STM_RCC_CFGR_PLLDIV_MASK << STM_RCC_CFGR_PLLDIV);
 215
 216         cfgr |= (AO_RCC_CFGR_PLLMUL << STM_RCC_CFGR_PLLMUL);
 217         cfgr |= (AO_RCC_CFGR_PLLDIV << STM_RCC_CFGR_PLLDIV);
 218
 219         /* PLL source */
 220         cfgr &= ~(1 << STM_RCC_CFGR_PLLSRC);
 221         cfgr |= STM_RCC_CFGR_PLLSRC_TARGET_CLOCK;
 222
 223         stm_rcc.cfgr = cfgr;
 224
 225         /* Enable the PLL and wait for it */
 226         stm_rcc.cr |= (1 << STM_RCC_CR_PLLON);
 227         while (!(stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY)))
 228                 asm("nop");
 229
 230         /* Switch to the PLL for the system clock */
 231
 232         cfgr = stm_rcc.cfgr;
 233         cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 234         cfgr |= (STM_RCC_CFGR_SW_PLL << STM_RCC_CFGR_SW);
 235         stm_rcc.cfgr = cfgr;
 236         for (;;) {
 237                 uint32_t        c, part, mask, val;
 238
 239                 c = stm_rcc.cfgr;
 240                 mask = (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS);
 241                 val = (STM_RCC_CFGR_SWS_PLL << STM_RCC_CFGR_SWS);
 242                 part = c & mask;
 243                 if (part == val)
 244                         break;
 245         }
 246
 247 #if 0
 248         stm_rcc.apb2rstr = 0xffff;
 249         stm_rcc.apb1rstr = 0xffff;
 250         stm_rcc.ahbrstr = 0x3f;
 251         stm_rcc.ahbenr = (1 << STM_RCC_AHBENR_FLITFEN);
 252         stm_rcc.apb2enr = 0;
 253         stm_rcc.apb1enr = 0;
 254         stm_rcc.ahbrstr = 0;
 255         stm_rcc.apb1rstr = 0;
 256         stm_rcc.apb2rstr = 0;
 257 #endif
 258
 259         /* Clear reset flags */
 260         stm_rcc.csr |= (1 << STM_RCC_CSR_RMVF);
 261
 262
 263         /* Output SYSCLK on PA8 for measurments */
 264
 265         stm_rcc.ahbenr |= (1 << STM_RCC_AHBENR_GPIOAEN);
 266
 267         stm_afr_set(&stm_gpioa, 8, STM_AFR_AF0);
 268         stm_moder_set(&stm_gpioa, 8, STM_MODER_ALTERNATE);
 269         stm_ospeedr_set(&stm_gpioa, 8, STM_OSPEEDR_40MHz);
 270
 271         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOPRE_DIV_1 << STM_RCC_CFGR_MCOPRE);
 272         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOSEL_HSE << STM_RCC_CFGR_MCOSEL);
 273 }