git.gag.com Git - fw/altos/blob - src/stm/ao_timer.c

   1 /*
   2  * Copyright © 2012 Keith Packard <keithp@keithp.com>
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; version 2 of the License.
   7  *
   8  * This program is distributed in the hope that it will be useful, but
   9  * WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  11  * General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along
  14  * with this program; if not, write to the Free Software Foundation, Inc.,
  15  * 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  16  */
  17
  18 #include "ao.h"
  19
  20 static volatile __data uint16_t ao_tick_count;
  21
  22 uint16_t ao_time(void)
  23 {
  24         uint16_t        v;
  25         ao_arch_critical(
  26                 v = ao_tick_count;
  27                 );
  28         return v;
  29 }
  30
  31 static __xdata uint8_t ao_forever;
  32
  33 void
  34 ao_delay(uint16_t ticks)
  35 {
  36         ao_alarm(ticks);
  37         ao_sleep(&ao_forever);
  38 }
  39
  40 #if HAS_ADC
  41 volatile __data uint8_t ao_adc_interval = 1;
  42 volatile __data uint8_t ao_adc_count;
  43 #endif
  44
  45 void
  46 ao_debug_out(char c);
  47
  48
  49 void stm_tim6_isr(void)
  50 {
  51         ++ao_tick_count;
  52 #if HAS_ADC
  53         if (++ao_adc_count == ao_adc_interval) {
  54                 ao_adc_count = 0;
  55                 ao_adc_poll();
  56         }
  57 #endif
  58 }
  59
  60 #if HAS_ADC
  61 void
  62 ao_timer_set_adc_interval(uint8_t interval) __critical
  63 {
  64         ao_adc_interval = interval;
  65         ao_adc_count = 0;
  66 }
  67 #endif
  68
  69 #define TIMER_10kHz     (STM_APB1 / 10000)
  70
  71 void
  72 ao_timer_init(void)
  73 {
  74         stm_nvic_set_enable(STM_ISR_TIM6_POS);
  75         stm_nvic_set_priority(STM_ISR_TIM6_POS, 1);
  76
  77         /* Turn on timer 6 */
  78         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_TIM6EN);
  79
  80         stm_tim6.psc = TIMER_10kHz;
  81         stm_tim6.arr = 100;
  82         stm_tim6.cnt = 0;
  83
  84         /* Enable update interrupt */
  85         stm_tim6.dier = (1 << STM_TIM67_DIER_UIE);
  86
  87         /* Poke timer to reload values */
  88         stm_tim6.egr |= (1 << STM_TIM67_EGR_UG);
  89
  90         stm_tim6.cr2 = (STM_TIM67_CR2_MMS_RESET << STM_TIM67_CR2_MMS);
  91
  92         /* And turn it on */
  93         stm_tim6.cr1 = ((0 << STM_TIM67_CR1_ARPE) |
  94                         (0 << STM_TIM67_CR1_OPM) |
  95                         (1 << STM_TIM67_CR1_URS) |
  96                         (0 << STM_TIM67_CR1_UDIS) |
  97                         (1 << STM_TIM67_CR1_CEN));
  98 }
  99
 100 void
 101 ao_clock_init(void)
 102 {
 103         uint32_t        cfgr;
 104         uint32_t        cr;
 105
 106         /* Set flash latency to tolerate 32MHz SYSCLK  -> 1 wait state */
 107         uint32_t        acr = stm_flash.acr;
 108
 109         /* Enable 64-bit access and prefetch */
 110         acr |= (1 << STM_FLASH_ACR_ACC64) | (1 << STM_FLASH_ACR_PRFEN);
 111         stm_flash.acr = acr;
 112
 113         /* Enable 1 wait state so the CPU can run at 32MHz */
 114         /* (haven't managed to run the CPU at 32MHz yet, it's at 16MHz) */
 115         acr |= (1 << STM_FLASH_ACR_LATENCY);
 116         stm_flash.acr = acr;
 117
 118         /* HCLK to 16MHz -> AHB prescaler = /1 */
 119         cfgr = stm_rcc.cfgr;
 120         cfgr &= ~(STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE);
 121         cfgr |= (STM_RCC_CFGR_HPRE_DIV_1 << STM_RCC_CFGR_HPRE);
 122         stm_rcc.cfgr = cfgr;
 123         while ((stm_rcc.cfgr & (STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE)) !=
 124                (STM_RCC_CFGR_HPRE_DIV_1 << STM_RCC_CFGR_HPRE))
 125                 asm ("nop");
 126 #define STM_AHB_PRESCALER       1
 127
 128         /* PCLK1 to 16MHz -> APB1 Prescaler = 1 */
 129         cfgr = stm_rcc.cfgr;
 130         cfgr &= ~(STM_RCC_CFGR_PPRE1_MASK << STM_RCC_CFGR_PPRE1);
 131         cfgr |= (STM_RCC_CFGR_PPRE1_DIV_1 << STM_RCC_CFGR_PPRE1);
 132         stm_rcc.cfgr = cfgr;
 133 #define STM_APB1_PRESCALER      1
 134
 135         /* PCLK2 to 16MHz -> APB2 Prescaler = 1 */
 136         cfgr = stm_rcc.cfgr;
 137         cfgr &= ~(STM_RCC_CFGR_PPRE2_MASK << STM_RCC_CFGR_PPRE2);
 138         cfgr |= (STM_RCC_CFGR_PPRE2_DIV_1 << STM_RCC_CFGR_PPRE2);
 139         stm_rcc.cfgr = cfgr;
 140 #define STM_APB2_PRESCALER      1
 141
 142         /* Enable power interface clock */
 143         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_PWREN);
 144
 145         /* Set voltage range to 1.8V */
 146
 147         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 148         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 149                 asm("nop");
 150
 151         /* Configure voltage scaling range */
 152         cr = stm_pwr.cr;
 153         cr &= ~(STM_PWR_CR_VOS_MASK << STM_PWR_CR_VOS);
 154         cr |= (STM_PWR_CR_VOS_1_8 << STM_PWR_CR_VOS);
 155         stm_pwr.cr = cr;
 156
 157         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 158         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 159                 asm("nop");
 160
 161         /* Enable HSI RC clock 16MHz */
 162         if (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY))) {
 163                 stm_rcc.cr |= (1 << STM_RCC_CR_HSION);
 164                 while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY)))
 165                         asm("nop");
 166         }
 167 #define STM_HSI 16000000
 168
 169         /* Switch to direct HSI for SYSCLK */
 170         if ((stm_rcc.cfgr & (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS)) !=
 171             (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS)) {
 172                 cfgr = stm_rcc.cfgr;
 173                 cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 174                 cfgr |= (STM_RCC_CFGR_SW_HSI << STM_RCC_CFGR_SW);
 175                 stm_rcc.cfgr = cfgr;
 176                 while ((stm_rcc.cfgr & (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS)) !=
 177                        (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS))
 178                         asm("nop");
 179         }
 180
 181         /* Disable the PLL */
 182         stm_rcc.cr &= ~(1 << STM_RCC_CR_PLLON);
 183         while (stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY))
 184                 asm("nop");
 185
 186         /* PLLVCO to 96MHz (for USB) -> PLLMUL = 6, PLLDIV = 4 */
 187         cfgr = stm_rcc.cfgr;
 188         cfgr &= ~(STM_RCC_CFGR_PLLMUL_MASK << STM_RCC_CFGR_PLLMUL);
 189         cfgr &= ~(STM_RCC_CFGR_PLLDIV_MASK << STM_RCC_CFGR_PLLDIV);
 190
 191 //      cfgr |= (STM_RCC_CFGR_PLLMUL_6 << STM_RCC_CFGR_PLLMUL);
 192 //      cfgr |= (STM_RCC_CFGR_PLLDIV_3 << STM_RCC_CFGR_PLLDIV);
 193
 194         cfgr |= (STM_RCC_CFGR_PLLMUL_6 << STM_RCC_CFGR_PLLMUL);
 195         cfgr |= (STM_RCC_CFGR_PLLDIV_4 << STM_RCC_CFGR_PLLDIV);
 196
 197 #define STM_PLLMUL      6
 198 #define STM_PLLDIV      4
 199
 200         /* PLL source to HSI */
 201         cfgr &= ~(1 << STM_RCC_CFGR_PLLSRC);
 202
 203 #define STM_PLLSRC      STM_HSI
 204
 205         stm_rcc.cfgr = cfgr;
 206
 207         /* Enable the PLL and wait for it */
 208         stm_rcc.cr |= (1 << STM_RCC_CR_PLLON);
 209         while (!(stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY)))
 210                 asm("nop");
 211
 212         /* Switch to the PLL for the system clock */
 213
 214         cfgr = stm_rcc.cfgr;
 215         cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 216         cfgr |= (STM_RCC_CFGR_SW_PLL << STM_RCC_CFGR_SW);
 217         stm_rcc.cfgr = cfgr;
 218         for (;;) {
 219                 uint32_t        c, part, mask, val;
 220
 221                 c = stm_rcc.cfgr;
 222                 mask = (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS);
 223                 val = (STM_RCC_CFGR_SWS_PLL << STM_RCC_CFGR_SWS);
 224                 part = c & mask;
 225                 if (part == val)
 226                         break;
 227         }
 228 }