git.gag.com Git - fw/altos/blob - src/stm/ao_timer.c

   1 /*
   2  * Copyright © 2012 Keith Packard <keithp@keithp.com>
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; version 2 of the License.
   7  *
   8  * This program is distributed in the hope that it will be useful, but
   9  * WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  11  * General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License along
  14  * with this program; if not, write to the Free Software Foundation, Inc.,
  15  * 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  16  */
  17
  18 #include "ao.h"
  19 #include <ao_task.h>
  20
  21 #ifndef HAS_TICK
  22 #define HAS_TICK 1
  23 #endif
  24
  25 #if HAS_TICK
  26 volatile AO_TICK_TYPE ao_tick_count;
  27
  28 AO_TICK_TYPE
  29 ao_time(void)
  30 {
  31         return ao_tick_count;
  32 }
  33
  34 #if AO_DATA_ALL
  35 volatile __data uint8_t ao_data_interval = 1;
  36 volatile __data uint8_t ao_data_count;
  37 #endif
  38
  39 void stm_systick_isr(void)
  40 {
  41         if (stm_systick.csr & (1 << STM_SYSTICK_CSR_COUNTFLAG)) {
  42                 ++ao_tick_count;
  43 #if HAS_TASK_QUEUE
  44                 if (ao_task_alarm_tick && (int16_t) (ao_tick_count - ao_task_alarm_tick) >= 0)
  45                         ao_task_check_alarm((uint16_t) ao_tick_count);
  46 #endif
  47 #if AO_DATA_ALL
  48                 if (++ao_data_count == ao_data_interval) {
  49                         ao_data_count = 0;
  50                         ao_adc_poll();
  51 #if (AO_DATA_ALL & ~(AO_DATA_ADC))
  52                         ao_wakeup((void *) &ao_data_count);
  53 #endif
  54                 }
  55 #endif
  56         }
  57 }
  58
  59 #if HAS_ADC
  60 void
  61 ao_timer_set_adc_interval(uint8_t interval)
  62 {
  63         ao_arch_critical(
  64                 ao_data_interval = interval;
  65                 ao_data_count = 0;
  66                 );
  67 }
  68 #endif
  69
  70 #define SYSTICK_RELOAD (AO_SYSTICK / 100 - 1)
  71
  72 void
  73 ao_timer_init(void)
  74 {
  75         stm_systick.rvr = SYSTICK_RELOAD;
  76         stm_systick.cvr = 0;
  77         stm_systick.csr = ((1 << STM_SYSTICK_CSR_ENABLE) |
  78                            (1 << STM_SYSTICK_CSR_TICKINT) |
  79                            (STM_SYSTICK_CSR_CLKSOURCE_HCLK_8 << STM_SYSTICK_CSR_CLKSOURCE));
  80 }
  81
  82 #endif
  83
  84 void
  85 ao_clock_init(void)
  86 {
  87         uint32_t        cfgr;
  88         uint32_t        cr;
  89
  90         /* Switch to MSI while messing about */
  91         stm_rcc.cr |= (1 << STM_RCC_CR_MSION);
  92         while (!(stm_rcc.cr & (1 << STM_RCC_CR_MSIRDY)))
  93                 ao_arch_nop();
  94
  95         stm_rcc.cfgr = (stm_rcc.cfgr & ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW)) |
  96                 (STM_RCC_CFGR_SW_MSI << STM_RCC_CFGR_SW);
  97
  98         /* wait for system to switch to MSI */
  99         while ((stm_rcc.cfgr & (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS)) !=
 100                (STM_RCC_CFGR_SWS_MSI << STM_RCC_CFGR_SWS))
 101                 ao_arch_nop();
 102
 103         /* reset SW, HPRE, PPRE1, PPRE2, MCOSEL and MCOPRE */
 104         stm_rcc.cfgr &= (uint32_t)0x88FFC00C;
 105
 106         /* reset HSION, HSEON, CSSON and PLLON bits */
 107         stm_rcc.cr &= 0xeefefffe;
 108
 109         /* reset PLLSRC, PLLMUL and PLLDIV bits */
 110         stm_rcc.cfgr &= 0xff02ffff;
 111
 112         /* Disable all interrupts */
 113         stm_rcc.cir = 0;
 114
 115 #if AO_HSE
 116 #if AO_HSE_BYPASS
 117         stm_rcc.cr |= (1 << STM_RCC_CR_HSEBYP);
 118 #else
 119         stm_rcc.cr &= ~(1 << STM_RCC_CR_HSEBYP);
 120 #endif
 121         /* Enable HSE clock */
 122         stm_rcc.cr |= (1 << STM_RCC_CR_HSEON);
 123         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSERDY)))
 124                 asm("nop");
 125
 126 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSE << STM_RCC_CFGR_SWS)
 127 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSE)
 128 #define STM_PLLSRC                              AO_HSE
 129 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (1 << STM_RCC_CFGR_PLLSRC)
 130 #else
 131 #define STM_HSI                                 16000000
 132 #define STM_RCC_CFGR_SWS_TARGET_CLOCK           (STM_RCC_CFGR_SWS_HSI << STM_RCC_CFGR_SWS)
 133 #define STM_RCC_CFGR_SW_TARGET_CLOCK            (STM_RCC_CFGR_SW_HSI)
 134 #define STM_PLLSRC                              STM_HSI
 135 #define STM_RCC_CFGR_PLLSRC_TARGET_CLOCK        (0 << STM_RCC_CFGR_PLLSRC)
 136 #endif
 137
 138 #if !AO_HSE || HAS_ADC
 139         /* Enable HSI RC clock 16MHz */
 140         stm_rcc.cr |= (1 << STM_RCC_CR_HSION);
 141         while (!(stm_rcc.cr & (1 << STM_RCC_CR_HSIRDY)))
 142                 asm("nop");
 143 #endif
 144
 145         /* Set flash latency to tolerate 32MHz SYSCLK  -> 1 wait state */
 146
 147         /* Enable 64-bit access and prefetch */
 148         stm_flash.acr |= (1 << STM_FLASH_ACR_ACC64);
 149         stm_flash.acr |= (1 << STM_FLASH_ACR_PRFEN);
 150
 151         /* Enable 1 wait state so the CPU can run at 32MHz */
 152         stm_flash.acr |= (1 << STM_FLASH_ACR_LATENCY);
 153
 154         /* Enable power interface clock */
 155         stm_rcc.apb1enr |= (1 << STM_RCC_APB1ENR_PWREN);
 156
 157         /* Set voltage range to 1.8V */
 158
 159         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 160         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 161                 asm("nop");
 162
 163         /* Configure voltage scaling range */
 164         cr = stm_pwr.cr;
 165         cr &= ~(STM_PWR_CR_VOS_MASK << STM_PWR_CR_VOS);
 166         cr |= (STM_PWR_CR_VOS_1_8 << STM_PWR_CR_VOS);
 167         stm_pwr.cr = cr;
 168
 169         /* poll VOSF bit in PWR_CSR. Wait until it is reset to 0 */
 170         while ((stm_pwr.csr & (1 << STM_PWR_CSR_VOSF)) != 0)
 171                 asm("nop");
 172
 173         /* HCLK to 16MHz -> AHB prescaler = /1 */
 174         cfgr = stm_rcc.cfgr;
 175         cfgr &= ~(STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE);
 176         cfgr |= (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE);
 177         stm_rcc.cfgr = cfgr;
 178         while ((stm_rcc.cfgr & (STM_RCC_CFGR_HPRE_MASK << STM_RCC_CFGR_HPRE)) !=
 179                (AO_RCC_CFGR_HPRE_DIV << STM_RCC_CFGR_HPRE))
 180                 asm ("nop");
 181
 182         /* APB1 Prescaler = AO_APB1_PRESCALER */
 183         cfgr = stm_rcc.cfgr;
 184         cfgr &= ~(STM_RCC_CFGR_PPRE1_MASK << STM_RCC_CFGR_PPRE1);
 185         cfgr |= (AO_RCC_CFGR_PPRE1_DIV << STM_RCC_CFGR_PPRE1);
 186         stm_rcc.cfgr = cfgr;
 187
 188         /* APB2 Prescaler = AO_APB2_PRESCALER */
 189         cfgr = stm_rcc.cfgr;
 190         cfgr &= ~(STM_RCC_CFGR_PPRE2_MASK << STM_RCC_CFGR_PPRE2);
 191         cfgr |= (AO_RCC_CFGR_PPRE2_DIV << STM_RCC_CFGR_PPRE2);
 192         stm_rcc.cfgr = cfgr;
 193
 194         /* Disable the PLL */
 195         stm_rcc.cr &= ~(1 << STM_RCC_CR_PLLON);
 196         while (stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY))
 197                 asm("nop");
 198
 199         /* PLLVCO to 96MHz (for USB) -> PLLMUL = 6, PLLDIV = 4 */
 200         cfgr = stm_rcc.cfgr;
 201         cfgr &= ~(STM_RCC_CFGR_PLLMUL_MASK << STM_RCC_CFGR_PLLMUL);
 202         cfgr &= ~(STM_RCC_CFGR_PLLDIV_MASK << STM_RCC_CFGR_PLLDIV);
 203
 204         cfgr |= (AO_RCC_CFGR_PLLMUL << STM_RCC_CFGR_PLLMUL);
 205         cfgr |= (AO_RCC_CFGR_PLLDIV << STM_RCC_CFGR_PLLDIV);
 206
 207         /* PLL source */
 208         cfgr &= ~(1 << STM_RCC_CFGR_PLLSRC);
 209         cfgr |= STM_RCC_CFGR_PLLSRC_TARGET_CLOCK;
 210
 211         stm_rcc.cfgr = cfgr;
 212
 213         /* Enable the PLL and wait for it */
 214         stm_rcc.cr |= (1 << STM_RCC_CR_PLLON);
 215         while (!(stm_rcc.cr & (1 << STM_RCC_CR_PLLRDY)))
 216                 asm("nop");
 217
 218         /* Switch to the PLL for the system clock */
 219
 220         cfgr = stm_rcc.cfgr;
 221         cfgr &= ~(STM_RCC_CFGR_SW_MASK << STM_RCC_CFGR_SW);
 222         cfgr |= (STM_RCC_CFGR_SW_PLL << STM_RCC_CFGR_SW);
 223         stm_rcc.cfgr = cfgr;
 224         for (;;) {
 225                 uint32_t        c, part, mask, val;
 226
 227                 c = stm_rcc.cfgr;
 228                 mask = (STM_RCC_CFGR_SWS_MASK << STM_RCC_CFGR_SWS);
 229                 val = (STM_RCC_CFGR_SWS_PLL << STM_RCC_CFGR_SWS);
 230                 part = c & mask;
 231                 if (part == val)
 232                         break;
 233         }
 234
 235 #if 0
 236         stm_rcc.apb2rstr = 0xffff;
 237         stm_rcc.apb1rstr = 0xffff;
 238         stm_rcc.ahbrstr = 0x3f;
 239         stm_rcc.ahbenr = (1 << STM_RCC_AHBENR_FLITFEN);
 240         stm_rcc.apb2enr = 0;
 241         stm_rcc.apb1enr = 0;
 242         stm_rcc.ahbrstr = 0;
 243         stm_rcc.apb1rstr = 0;
 244         stm_rcc.apb2rstr = 0;
 245 #endif
 246
 247         /* Clear reset flags */
 248         stm_rcc.csr |= (1 << STM_RCC_CSR_RMVF);
 249
 250
 251 #if DEBUG_THE_CLOCK
 252         /* Output SYSCLK on PA8 for measurments */
 253
 254         stm_rcc.ahbenr |= (1 << STM_RCC_AHBENR_GPIOAEN);
 255
 256         stm_afr_set(&stm_gpioa, 8, STM_AFR_AF0);
 257         stm_moder_set(&stm_gpioa, 8, STM_MODER_ALTERNATE);
 258         stm_ospeedr_set(&stm_gpioa, 8, STM_OSPEEDR_40MHz);
 259
 260         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOPRE_DIV_1 << STM_RCC_CFGR_MCOPRE);
 261         stm_rcc.cfgr |= (STM_RCC_CFGR_MCOSEL_HSE << STM_RCC_CFGR_MCOSEL);
 262 #endif
 263 }