git.gag.com Git - fw/altos/blob - src/cc1111.h

   1 /*-------------------------------------------------------------------------
   2    Register Declarations for the ChipCon CC1111 Processor Range
   3
   4    Copyright © 2008 Keith Packard <keithp@keithp.com>
   5
   6    This program is free software; you can redistribute it and/or modify
   7    it under the terms of the GNU General Public License as published by
   8    the Free Software Foundation; version 2 of the License.
   9
  10    This program is distributed in the hope that it will be useful, but
  11    WITHOUT ANY WARRANTY; without even the implied warranty of
  12    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  13    General Public License for more details.
  14
  15    You should have received a copy of the GNU General Public License along
  16    with this program; if not, write to the Free Software Foundation, Inc.,
  17    59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  18
  19    Adapted from the Cygnal C8051F12x config file which is:
  20
  21    Copyright (C) 2003 - Maarten Brock, sourceforge.brock@dse.nl
  22
  23    This library is free software; you can redistribute it and/or
  24    modify it under the terms of the GNU Lesser General Public
  25    License as published by the Free Software Foundation; either
  26    version 2.1 of the License, or (at your option) any later version.
  27
  28    This library is distributed in the hope that it will be useful,
  29    but WITHOUT ANY WARRANTY; without even the implied warranty of
  30    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  31    Lesser General Public License for more details.
  32
  33    You should have received a copy of the GNU Lesser General Public
  34    License along with this library; if not, write to the Free Software
  35    Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  36 -------------------------------------------------------------------------*/
  37
  38 #ifndef _CC1111_H_
  39 #define _CC1111_H_
  40 #include <cc1110.h>
  41 #include <stdint.h>
  42
  43 sfr __at 0xA8 IEN0;             /* Interrupt Enable 0 Register */
  44
  45 sbit __at 0xA8 RFTXRXIE;        /* RF TX/RX done interrupt enable */
  46 sbit __at 0xA9 ADCIE;           /* ADC interrupt enable */
  47 sbit __at 0xAA URX0IE;          /* USART0 RX interrupt enable */
  48 sbit __at 0xAB URX1IE;          /* USART1 RX interrupt enable (shared with I2S RX) */
  49 sbit __at 0xAB I2SRXIE;         /* I2S RX interrupt enable (shared with USART1 RX) */
  50 sbit __at 0xAC ENCIE;           /* AES encryption/decryption interrupt enable */
  51 sbit __at 0xAD STIE;            /* Sleep Timer interrupt enable */
  52 sbit __at 0xAF EA;              /* Enable All */
  53
  54 #define IEN0_EA                 (1 << 7)
  55 #define IEN0_STIE               (1 << 5)
  56 #define IEN0_ENCIE              (1 << 4)
  57 #define IEN0_URX1IE             (1 << 3)
  58 #define IEN0_I2SRXIE            (1 << 3)
  59 #define IEN0_URX0IE             (1 << 2)
  60 #define IEN0_ADCIE              (1 << 1)
  61 #define IEN0_RFTXRXIE           (1 << 0)
  62
  63 sfr __at 0xB8 IEN1;             /* Interrupt Enable 1 Register */
  64
  65 #define IEN1_P0IE               (1 << 5)        /* Port 0 interrupt enable */
  66 #define IEN1_T4IE               (1 << 4)        /* Timer 4 interrupt enable */
  67 #define IEN1_T3IE               (1 << 3)        /* Timer 3 interrupt enable */
  68 #define IEN1_T2IE               (1 << 2)        /* Timer 2 interrupt enable */
  69 #define IEN1_T1IE               (1 << 1)        /* Timer 1 interrupt enable */
  70 #define IEN1_DMAIE              (1 << 0)        /* DMA transfer interrupt enable */
  71
  72 /* IEN2 */
  73 sfr __at 0x9A IEN2;             /* Interrupt Enable 2 Register */
  74
  75 #define IEN2_WDTIE              (1 << 5)        /* Watchdog timer interrupt enable */
  76 #define IEN2_P1IE               (1 << 4)        /* Port 1 interrupt enable */
  77 #define IEN2_UTX1IE             (1 << 3)        /* USART1 TX interrupt enable */
  78 #define IEN2_I2STXIE            (1 << 3)        /* I2S TX interrupt enable */
  79 #define IEN2_UTX0IE             (1 << 2)        /* USART0 TX interrupt enable */
  80 #define IEN2_P2IE               (1 << 1)        /* Port 2 interrupt enable */
  81 #define IEN2_USBIE              (1 << 1)        /* USB interrupt enable */
  82 #define IEN2_RFIE               (1 << 0)        /* RF general interrupt enable */
  83
  84 /* CLKCON 0xC6 */
  85 sfr __at 0xC6 CLKCON;           /* Clock Control */
  86
  87 #define CLKCON_OSC32K_RC        (1 << 7)
  88 #define CLKCON_OSC32K_XTAL      (0 << 7)
  89 #define CLKCON_OSC32K_MASK      (1 << 7)
  90 #define CLKCON_OSC_RC           (1 << 6)
  91 #define CLKCON_OSC_XTAL         (0 << 6)
  92 #define CLKCON_OSC_MASK         (1 << 6)
  93 #define CLKCON_TICKSPD_MASK     (7 << 3)
  94 # define CLKCON_TICKSPD_1       (0 << 3)
  95 # define CLKCON_TICKSPD_1_2     (1 << 3)
  96 # define CLKCON_TICKSPD_1_4     (2 << 3)
  97 # define CLKCON_TICKSPD_1_8     (3 << 3)
  98 # define CLKCON_TICKSPD_1_16    (4 << 3)
  99 # define CLKCON_TICKSPD_1_32    (5 << 3)
 100 # define CLKCON_TICKSPD_1_64    (6 << 3)
 101 # define CLKCON_TICKSPD_1_128   (7 << 3)
 102
 103 #define CLKCON_CLKSPD_MASK      (7 << 0)
 104 # define CLKCON_CLKSPD_1        (0 << 0)
 105 # define CLKCON_CLKSPD_1_2      (1 << 0)
 106 # define CLKCON_CLKSPD_1_4      (2 << 0)
 107 # define CLKCON_CLKSPD_1_8      (3 << 0)
 108 # define CLKCON_CLKSPD_1_16     (4 << 0)
 109 # define CLKCON_CLKSPD_1_32     (5 << 0)
 110 # define CLKCON_CLKSPD_1_64     (6 << 0)
 111 # define CLKCON_CLKSPD_1_128    (7 << 0)
 112
 113 /* SLEEP 0xBE */
 114 #define SLEEP_USB_EN            (1 << 7)
 115 #define SLEEP_XOSC_STB          (1 << 6)
 116 #define SLEEP_HFRC_STB          (1 << 5)
 117 #define SLEEP_RST_POWER         (0 << 3)
 118 #define SLEEP_RST_EXTERNAL      (1 << 3)
 119 #define SLEEP_RST_WATCHDOG      (2 << 3)
 120 #define SLEEP_RST_MASK          (3 << 3)
 121 #define SLEEP_OSC_PD            (1 << 2)
 122 #define SLEEP_MODE_PM0          (0 << 0)
 123 #define SLEEP_MODE_PM1          (1 << 0)
 124 #define SLEEP_MODE_PM2          (2 << 0)
 125 #define SLEEP_MODE_PM3          (3 << 0)
 126 #define SLEEP_MODE_MASK         (3 << 0)
 127
 128 /* PCON 0x87 */
 129 sfr __at 0x87 PCON;             /* Power Mode Control Register */
 130
 131 #define PCON_IDLE               (1 << 0)
 132
 133 /*
 134  * TCON
 135  */
 136 sfr __at 0x88 TCON;             /* CPU Interrupt Flag 1 */
 137
 138 sbit __at 0x8F URX1IF;          /* USART1 RX interrupt flag. Automatically cleared */
 139 sbit __at 0x8F I2SRXIF;         /* I2S RX interrupt flag. Automatically cleared */
 140 sbit __at 0x8D ADCIF;           /* ADC interrupt flag. Automatically cleared */
 141 sbit __at 0x8B URX0IF;          /* USART0 RX interrupt flag. Automatically cleared */
 142 sbit __at 0x89 RFTXRXIF;        /* RF TX/RX complete interrupt flag. Automatically cleared */
 143
 144 #define TCON_URX1IF     (1 << 7)
 145 #define TCON_I2SRXIF    (1 << 7)
 146 #define TCON_ADCIF      (1 << 5)
 147 #define TCON_URX0IF     (1 << 3)
 148 #define TCON_RFTXRXIF   (1 << 1)
 149
 150 /*
 151  * S0CON
 152  */
 153 sfr __at 0x98 S0CON;    /* CPU Interrupt Flag 2 */
 154
 155 sbit __at 0x98 ENCIF_0; /* AES interrupt 0. */
 156 sbit __at 0x99 ENCIF_1; /* AES interrupt 1. */
 157
 158 #define S0CON_ENCIF_1   (1 << 1)
 159 #define S0CON_ENCIF_0   (1 << 0)
 160
 161 /*
 162  * S1CON
 163  */
 164 sfr __at 0x9B S1CON;    /* CPU Interrupt Flag 3 */
 165
 166 #define S1CON_RFIF_1    (1 << 1)
 167 #define S1CON_RFIF_0    (1 << 0)
 168
 169 /*
 170  * IRCON
 171  */
 172 sfr __at 0xC0 IRCON;    /* CPU Interrupt Flag 4 */
 173
 174 sbit __at 0xC0 DMAIF;   /* DMA complete interrupt flag */
 175 sbit __at 0xC1 T1IF;    /* Timer 1 interrupt flag. Automatically cleared */
 176 sbit __at 0xC2 T2IF;    /* Timer 2 interrupt flag. Automatically cleared */
 177 sbit __at 0xC3 T3IF;    /* Timer 3 interrupt flag. Automatically cleared */
 178 sbit __at 0xC4 T4IF;    /* Timer 4 interrupt flag. Automatically cleared */
 179 sbit __at 0xC5 P0IF;    /* Port0 interrupt flag */
 180 sbit __at 0xC7 STIF;    /* Sleep Timer interrupt flag */
 181
 182 #define IRCON_DMAIF     (1 << 0)        /* DMA complete interrupt flag */
 183 #define IRCON_T1IF      (1 << 1)        /* Timer 1 interrupt flag. Automatically cleared */
 184 #define IRCON_T2IF      (1 << 2)        /* Timer 2 interrupt flag. Automatically cleared */
 185 #define IRCON_T3IF      (1 << 3)        /* Timer 3 interrupt flag. Automatically cleared */
 186 #define IRCON_T4IF      (1 << 4)        /* Timer 4 interrupt flag. Automatically cleared */
 187 #define IRCON_P0IF      (1 << 5)        /* Port0 interrupt flag */
 188 #define IRCON_STIF      (1 << 7)        /* Sleep Timer interrupt flag */
 189
 190 /*
 191  * IRCON2
 192  */
 193 sfr __at 0xE8 IRCON2;   /* CPU Interrupt Flag 5 */
 194
 195 sbit __at 0xE8 USBIF;   /* USB interrupt flag (shared with Port2) */
 196 sbit __at 0xE8 P2IF;    /* Port2 interrupt flag (shared with USB) */
 197 sbit __at 0xE9 UTX0IF;  /* USART0 TX interrupt flag */
 198 sbit __at 0xEA UTX1IF;  /* USART1 TX interrupt flag (shared with I2S TX) */
 199 sbit __at 0xEA I2STXIF; /* I2S TX interrupt flag (shared with USART1 TX) */
 200 sbit __at 0xEB P1IF;    /* Port1 interrupt flag */
 201 sbit __at 0xEC WDTIF;   /* Watchdog timer interrupt flag */
 202
 203 #define IRCON2_USBIF    (1 << 0)        /* USB interrupt flag (shared with Port2) */
 204 #define IRCON2_P2IF     (1 << 0)        /* Port2 interrupt flag (shared with USB) */
 205 #define IRCON2_UTX0IF   (1 << 1)        /* USART0 TX interrupt flag */
 206 #define IRCON2_UTX1IF   (1 << 2)        /* USART1 TX interrupt flag (shared with I2S TX) */
 207 #define IRCON2_I2STXIF  (1 << 2)        /* I2S TX interrupt flag (shared with USART1 TX) */
 208 #define IRCON2_P1IF     (1 << 3)        /* Port1 interrupt flag */
 209 #define IRCON2_WDTIF    (1 << 4)        /* Watchdog timer interrupt flag */
 210
 211 /*
 212  * IP1 - Interrupt Priority 1
 213  */
 214
 215 /*
 216  * Interrupt priority groups:
 217  *
 218  * IPG0         RFTXRX          RF              DMA
 219  * IPG1         ADC             T1              P2INT/USB
 220  * IPG2         URX0            T2              UTX0
 221  * IPG3         URX1/I2SRX      T3              UTX1 / I2STX
 222  * IPG4         ENC             T4              P1INT
 223  * IPG5         ST              P0INT           WDT
 224  *
 225  * Priority = (IP1 << 1) | IP0. Higher priority interrupts served first
 226  */
 227
 228 sfr __at 0xB9 IP1;      /* Interrupt Priority 1 */
 229 sfr __at 0xA9 IP0;      /* Interrupt Priority 0 */
 230
 231 #define IP1_IPG5        (1 << 5)
 232 #define IP1_IPG4        (1 << 4)
 233 #define IP1_IPG3        (1 << 3)
 234 #define IP1_IPG2        (1 << 2)
 235 #define IP1_IPG1        (1 << 1)
 236 #define IP1_IPG0        (1 << 0)
 237
 238 #define IP0_IPG5        (1 << 5)
 239 #define IP0_IPG4        (1 << 4)
 240 #define IP0_IPG3        (1 << 3)
 241 #define IP0_IPG2        (1 << 2)
 242 #define IP0_IPG1        (1 << 1)
 243 #define IP0_IPG0        (1 << 0)
 244
 245 /*
 246  * Timer 1
 247  */
 248 #define T1CTL_MODE_SUSPENDED    (0 << 0)
 249 #define T1CTL_MODE_FREE         (1 << 0)
 250 #define T1CTL_MODE_MODULO       (2 << 0)
 251 #define T1CTL_MODE_UP_DOWN      (3 << 0)
 252 #define T1CTL_MODE_MASK         (3 << 0)
 253 #define T1CTL_DIV_1             (0 << 2)
 254 #define T1CTL_DIV_8             (1 << 2)
 255 #define T1CTL_DIV_32            (2 << 2)
 256 #define T1CTL_DIV_128           (3 << 2)
 257 #define T1CTL_DIV_MASK          (3 << 2)
 258 #define T1CTL_OVFIF             (1 << 4)
 259 #define T1CTL_CH0IF             (1 << 5)
 260 #define T1CTL_CH1IF             (1 << 6)
 261 #define T1CTL_CH2IF             (1 << 7)
 262
 263 #define T1CCTL_NO_CAPTURE       (0 << 0)
 264 #define T1CCTL_CAPTURE_RISING   (1 << 0)
 265 #define T1CCTL_CAPTURE_FALLING  (2 << 0)
 266 #define T1CCTL_CAPTURE_BOTH     (3 << 0)
 267 #define T1CCTL_CAPTURE_MASK     (3 << 0)
 268
 269 #define T1CCTL_MODE_CAPTURE     (0 << 2)
 270 #define T1CCTL_MODE_COMPARE     (1 << 2)
 271
 272 #define T1CTL_CMP_SET           (0 << 3)
 273 #define T1CTL_CMP_CLEAR         (1 << 3)
 274 #define T1CTL_CMP_TOGGLE        (2 << 3)
 275 #define T1CTL_CMP_SET_CLEAR     (3 << 3)
 276 #define T1CTL_CMP_CLEAR_SET     (4 << 3)
 277
 278 #define T1CTL_IM_DISABLED       (0 << 6)
 279 #define T1CTL_IM_ENABLED        (1 << 6)
 280
 281 #define T1CTL_CPSEL_NORMAL      (0 << 7)
 282 #define T1CTL_CPSEL_RF          (1 << 7)
 283
 284 /*
 285  * Timer 3 and Timer 4
 286  */
 287
 288 /* Timer count */
 289 sfr __at 0xCA T3CNT;
 290 sfr __at 0xEA T4CNT;
 291
 292 /* Timer control */
 293
 294 sfr __at 0xCB T3CTL;
 295 sfr __at 0xEB T4CTL;
 296
 297 #define TxCTL_DIV_1             (0 << 5)
 298 #define TxCTL_DIV_2             (1 << 5)
 299 #define TxCTL_DIV_4             (2 << 5)
 300 #define TxCTL_DIV_8             (3 << 5)
 301 #define TxCTL_DIV_16            (4 << 5)
 302 #define TxCTL_DIV_32            (5 << 5)
 303 #define TxCTL_DIV_64            (6 << 5)
 304 #define TxCTL_DIV_128           (7 << 5)
 305 #define TxCTL_START             (1 << 4)
 306 #define TxCTL_OVFIM             (1 << 3)
 307 #define TxCTL_CLR               (1 << 2)
 308 #define TxCTL_MODE_FREE         (0 << 0)
 309 #define TxCTL_MODE_DOWN         (1 << 0)
 310 #define TxCTL_MODE_MODULO       (2 << 0)
 311 #define TxCTL_MODE_UP_DOWN      (3 << 0)
 312
 313 /* Timer 4 channel 0 compare control */
 314
 315 sfr __at 0xCC T3CCTL0;
 316 sfr __at 0xCE T3CCTL1;
 317 sfr __at 0xEC T4CCTL0;
 318 sfr __at 0xEE T4CCTL1;
 319
 320 #define TxCCTLy_IM                      (1 << 6)
 321 #define TxCCTLy_CMP_SET                 (0 << 3)
 322 #define TxCCTLy_CMP_CLEAR               (1 << 3)
 323 #define TxCCTLy_CMP_TOGGLE              (2 << 3)
 324 #define TxCCTLy_CMP_SET_UP_CLEAR_DOWN   (3 << 3)
 325 #define TxCCTLy_CMP_CLEAR_UP_SET_DOWN   (4 << 3)
 326 #define TxCCTLy_CMP_SET_CLEAR_FF        (5 << 3)
 327 #define TxCCTLy_CMP_CLEAR_SET_00        (6 << 3)
 328 #define TxCCTLy_CMP_MODE_ENABLE         (1 << 2)
 329
 330 /* Timer compare value */
 331 sfr __at 0xCD T3CC0;
 332 sfr __at 0xCF T3CC1;
 333 sfr __at 0xED T4CC0;
 334 sfr __at 0xEF T4CC1;
 335
 336 /*
 337  * Peripheral control
 338  */
 339
 340 sfr __at 0xf1 PERCFG;
 341 #define PERCFG_T1CFG_ALT_1      (0 << 6)
 342 #define PERCFG_T1CFG_ALT_2      (1 << 6)
 343 #define PERCFG_T1CFG_ALT_MASK   (1 << 6)
 344
 345 #define PERCFG_T3CFG_ALT_1      (0 << 5)
 346 #define PERCFG_T3CFG_ALT_2      (1 << 5)
 347 #define PERCFG_T3CFG_ALT_MASK   (1 << 5)
 348
 349 #define PERCFG_T4CFG_ALT_1      (0 << 4)
 350 #define PERCFG_T4CFG_ALT_2      (1 << 4)
 351 #define PERCFG_T4CFG_ALT_MASK   (1 << 4)
 352
 353 #define PERCFG_U1CFG_ALT_1      (0 << 1)
 354 #define PERCFG_U1CFG_ALT_2      (1 << 1)
 355 #define PERCFG_U1CFG_ALT_MASK   (1 << 1)
 356
 357 #define PERCFG_U0CFG_ALT_1      (0 << 0)
 358 #define PERCFG_U0CFG_ALT_2      (1 << 0)
 359 #define PERCFG_U0CFG_ALT_MASK   (1 << 0)
 360
 361 /* directly addressed USB registers */
 362 __xdata __at (0xde00) volatile uint8_t USBADDR;
 363 __xdata __at (0xde01) volatile uint8_t USBPOW;
 364 __xdata __at (0xde02) volatile uint8_t USBIIF;
 365
 366 __xdata __at (0xde04) volatile uint8_t USBOIF;
 367
 368 __xdata __at (0xde06) volatile uint8_t USBCIF;
 369
 370 # define USBCIF_SOFIF           (1 << 3)
 371 # define USBCIF_RSTIF           (1 << 2)
 372 # define USBCIF_RESUMEIF        (1 << 1)
 373 # define USBCIF_SUSPENDIF       (1 << 0)
 374
 375 __xdata __at (0xde07) volatile uint8_t USBIIE;
 376
 377 __xdata __at (0xde09) volatile uint8_t USBOIE;
 378
 379 __xdata __at (0xde0b) volatile uint8_t USBCIE;
 380
 381 # define USBCIE_SOFIE           (1 << 3)
 382 # define USBCIE_RSTIE           (1 << 2)
 383 # define USBCIE_RESUMEIE        (1 << 1)
 384 # define USBCIE_SUSPENDIE       (1 << 0)
 385
 386 __xdata __at (0xde0c) volatile uint8_t USBFRML;
 387 __xdata __at (0xde0d) volatile uint8_t USBFRMH;
 388 __xdata __at (0xde0e) volatile uint8_t USBINDEX;
 389
 390 /* indexed USB registers, must set USBINDEX to 0-5 */
 391 __xdata __at (0xde10) volatile uint8_t USBMAXI;
 392 __xdata __at (0xde11) volatile uint8_t USBCS0;
 393
 394 # define USBCS0_CLR_SETUP_END           (1 << 7)
 395 # define USBCS0_CLR_OUTPKT_RDY          (1 << 6)
 396 # define USBCS0_SEND_STALL              (1 << 5)
 397 # define USBCS0_SETUP_END               (1 << 4)
 398 # define USBCS0_DATA_END                (1 << 3)
 399 # define USBCS0_SENT_STALL              (1 << 2)
 400 # define USBCS0_INPKT_RDY               (1 << 1)
 401 # define USBCS0_OUTPKT_RDY              (1 << 0)
 402
 403 __xdata __at (0xde11) volatile uint8_t USBCSIL;
 404
 405 # define USBCSIL_CLR_DATA_TOG           (1 << 6)
 406 # define USBCSIL_SENT_STALL             (1 << 5)
 407 # define USBCSIL_SEND_STALL             (1 << 4)
 408 # define USBCSIL_FLUSH_PACKET           (1 << 3)
 409 # define USBCSIL_UNDERRUN               (1 << 2)
 410 # define USBCSIL_PKT_PRESENT            (1 << 1)
 411 # define USBCSIL_INPKT_RDY              (1 << 0)
 412
 413 __xdata __at (0xde12) volatile uint8_t USBCSIH;
 414
 415 # define USBCSIH_AUTOSET                (1 << 7)
 416 # define USBCSIH_ISO                    (1 << 6)
 417 # define USBCSIH_FORCE_DATA_TOG         (1 << 3)
 418 # define USBCSIH_IN_DBL_BUF             (1 << 0)
 419
 420 __xdata __at (0xde13) volatile uint8_t USBMAXO;
 421 __xdata __at (0xde14) volatile uint8_t USBCSOL;
 422
 423 # define USBCSOL_CLR_DATA_TOG           (1 << 7)
 424 # define USBCSOL_SENT_STALL             (1 << 6)
 425 # define USBCSOL_SEND_STALL             (1 << 5)
 426 # define USBCSOL_FLUSH_PACKET           (1 << 4)
 427 # define USBCSOL_DATA_ERROR             (1 << 3)
 428 # define USBCSOL_OVERRUN                (1 << 2)
 429 # define USBCSOL_FIFO_FULL              (1 << 1)
 430 # define USBCSOL_OUTPKT_RDY             (1 << 0)
 431
 432 __xdata __at (0xde15) volatile uint8_t USBCSOH;
 433
 434 # define USBCSOH_AUTOCLEAR              (1 << 7)
 435 # define USBCSOH_ISO                    (1 << 6)
 436 # define USBCSOH_OUT_DBL_BUF            (1 << 0)
 437
 438 __xdata __at (0xde16) volatile uint8_t USBCNT0;
 439 __xdata __at (0xde16) volatile uint8_t USBCNTL;
 440 __xdata __at (0xde17) volatile uint8_t USBCNTH;
 441
 442 __xdata __at (0xde20) volatile uint8_t USBFIFO[12];
 443
 444 /* ADC Data register, low and high */
 445 sfr at 0xBA ADCL;
 446 sfr at 0xBB ADCH;
 447 __xdata __at (0xDFBA) volatile uint16_t ADCXDATA;
 448
 449 /* ADC Control Register 1 */
 450 sfr at 0xB4 ADCCON1;
 451
 452 # define ADCCON1_EOC            (1 << 7)        /* conversion complete */
 453 # define ADCCON1_ST             (1 << 6)        /* start conversion */
 454
 455 # define ADCCON1_STSEL_MASK     (3 << 4)        /* start select */
 456 # define ADCCON1_STSEL_EXTERNAL (0 << 4)        /* P2_0 pin triggers */
 457 # define ADCCON1_STSEL_FULLSPEED (1 << 4)       /* full speed, no waiting */
 458 # define ADCCON1_STSEL_TIMER1   (2 << 4)        /* timer 1 channel 0 */
 459 # define ADCCON1_STSEL_START    (3 << 4)        /* set start bit */
 460
 461 # define ADCCON1_RCTRL_MASK     (3 << 2)        /* random number control */
 462 # define ADCCON1_RCTRL_COMPLETE (0 << 2)        /* operation completed */
 463 # define ADCCON1_RCTRL_CLOCK_LFSR (1 << 2)      /* Clock the LFSR once */
 464
 465 /* ADC Control Register 2 */
 466 sfr at 0xB5 ADCCON2;
 467
 468 # define ADCCON2_SREF_MASK      (3 << 6)        /* reference voltage */
 469 # define ADCCON2_SREF_1_25V     (0 << 6)        /* internal 1.25V */
 470 # define ADCCON2_SREF_EXTERNAL  (1 << 6)        /* external on AIN7 cc1110 */
 471 # define ADCCON2_SREF_VDD       (2 << 6)        /* VDD on the AVDD pin */
 472 # define ADCCON2_SREF_EXTERNAL_DIFF (3 << 6)    /* external on AIN6-7 cc1110 */
 473
 474 # define ADCCON2_SDIV_MASK      (3 << 4)        /* decimation rate */
 475 # define ADCCON2_SDIV_64        (0 << 4)        /* 7 bits */
 476 # define ADCCON2_SDIV_128       (1 << 4)        /* 9 bits */
 477 # define ADCCON2_SDIV_256       (2 << 4)        /* 10 bits */
 478 # define ADCCON2_SDIV_512       (3 << 4)        /* 12 bits */
 479
 480 # define ADCCON2_SCH_MASK       (0xf << 0)      /* Sequence channel select */
 481 # define ADCCON2_SCH_SHIFT      0
 482 # define ADCCON2_SCH_AIN0       (0 << 0)
 483 # define ADCCON2_SCH_AIN1       (1 << 0)
 484 # define ADCCON2_SCH_AIN2       (2 << 0)
 485 # define ADCCON2_SCH_AIN3       (3 << 0)
 486 # define ADCCON2_SCH_AIN4       (4 << 0)
 487 # define ADCCON2_SCH_AIN5       (5 << 0)
 488 # define ADCCON2_SCH_AIN6       (6 << 0)
 489 # define ADCCON2_SCH_AIN7       (7 << 0)
 490 # define ADCCON2_SCH_AIN0_AIN1  (8 << 0)
 491 # define ADCCON2_SCH_AIN2_AIN3  (9 << 0)
 492 # define ADCCON2_SCH_AIN4_AIN5  (0xa << 0)
 493 # define ADCCON2_SCH_AIN6_AIN7  (0xb << 0)
 494 # define ADCCON2_SCH_GND        (0xc << 0)
 495 # define ADCCON2_SCH_VREF       (0xd << 0)
 496 # define ADCCON2_SCH_TEMP       (0xe << 0)
 497 # define ADCCON2_SCH_VDD_3      (0xf << 0)
 498
 499
 500 /* ADC Control Register 3 */
 501 sfr at 0xB6 ADCCON3;
 502
 503 # define ADCCON3_EREF_MASK      (3 << 6)        /* extra conversion reference */
 504 # define ADCCON3_EREF_1_25      (0 << 6)        /* internal 1.25V */
 505 # define ADCCON3_EREF_EXTERNAL  (1 << 6)        /* external AIN7 cc1110 */
 506 # define ADCCON3_EREF_VDD       (2 << 6)        /* VDD on the AVDD pin */
 507 # define ADCCON3_EREF_EXTERNAL_DIFF (3 << 6)    /* external AIN6-7 cc1110 */
 508 # define ADCCON3_EDIV_MASK      (3 << 4)        /* extral decimation */
 509 # define ADCCON3_EDIV_64        (0 << 4)        /* 7 bits */
 510 # define ADCCON3_EDIV_128       (1 << 4)        /* 9 bits */
 511 # define ADCCON3_EDIV_256       (2 << 4)        /* 10 bits */
 512 # define ADCCON3_EDIV_512       (3 << 4)        /* 12 bits */
 513 # define ADCCON3_ECH_MASK       (0xf << 0)      /* Sequence channel select */
 514 # define ADCCON3_ECH_SHIFT      0
 515 # define ADCCON3_ECH_AIN0       (0 << 0)
 516 # define ADCCON3_ECH_AIN1       (1 << 0)
 517 # define ADCCON3_ECH_AIN2       (2 << 0)
 518 # define ADCCON3_ECH_AIN3       (3 << 0)
 519 # define ADCCON3_ECH_AIN4       (4 << 0)
 520 # define ADCCON3_ECH_AIN5       (5 << 0)
 521 # define ADCCON3_ECH_AIN6       (6 << 0)
 522 # define ADCCON3_ECH_AIN7       (7 << 0)
 523 # define ADCCON3_ECH_AIN0_AIN1  (8 << 0)
 524 # define ADCCON3_ECH_AIN2_AIN3  (9 << 0)
 525 # define ADCCON3_ECH_AIN4_AIN5  (0xa << 0)
 526 # define ADCCON3_ECH_AIN6_AIN7  (0xb << 0)
 527 # define ADCCON3_ECH_GND        (0xc << 0)
 528 # define ADCCON3_ECH_VREF       (0xd << 0)
 529 # define ADCCON3_ECH_TEMP       (0xe << 0)
 530 # define ADCCON3_ECH_VDD_3      (0xf << 0)
 531
 532 /*
 533  * ADC configuration register, this selects which
 534  * GPIO pins are to be used as ADC inputs
 535  */
 536 sfr at 0xF2 ADCCFG;
 537
 538 /*
 539  * Watchdog timer
 540  */
 541
 542 sfr at 0xc9 WDCTL;
 543
 544 #define WDCTL_CLEAR_FIRST       (0xa << 4)
 545 #define WDCTL_CLEAR_SECOND      (0x5 << 4)
 546 #define WDCTL_EN                (1 << 3)
 547 #define WDCTL_MODE_WATCHDOG     (0 << 2)
 548 #define WDCTL_MODE_TIMER        (1 << 2)
 549 #define WDCTL_MODE_MASK         (1 << 2)
 550 #define WDCTL_INT_32768         (0 << 0)
 551 #define WDCTL_INT_8192          (1 << 0)
 552 #define WDCTL_INT_512           (2 << 0)
 553 #define WDCTL_INT_64            (3 << 0)
 554
 555 /*
 556  * Pin selectors, these set which pins are
 557  * using their peripheral function
 558  */
 559 sfr at 0xF3 P0SEL;
 560 sfr at 0xF4 P1SEL;
 561 sfr at 0xF5 P2SEL;
 562
 563 #define P2SEL_PRI3P1_USART0             (0 << 6)
 564 #define P2SEL_PRI3P1_USART1             (1 << 6)
 565 #define P2SEL_PRI3P1_MASK               (1 << 6)
 566 #define P2SEL_PRI2P1_USART1             (0 << 5)
 567 #define P2SEL_PRI2P1_TIMER3             (1 << 5)
 568 #define P2SEL_PRI1P1_TIMER1             (0 << 4)
 569 #define P2SEL_PRI1P1_TIMER4             (1 << 4)
 570 #define P2SEL_PRI0P1_USART0             (0 << 3)
 571 #define P2SEL_PRI0P1_TIMER1             (1 << 3)
 572 #define P2SEL_SELP2_4_GPIO              (0 << 2)
 573 #define P2SEL_SELP2_4_PERIPHERAL        (1 << 2)
 574 #define P2SEL_SELP2_3_GPIO              (0 << 1)
 575 #define P2SEL_SELP2_3_PERIPHERAL        (1 << 1)
 576 #define P2SEL_SELP2_0_GPIO              (0 << 0)
 577 #define P2SEL_SELP2_0_PERIPHERAL        (1 << 0)
 578 #define P2SEL_SELP2_0_MASK              (1 << 0)
 579
 580 /*
 581  * For pins used as GPIOs, these set which are used as outputs
 582  */
 583 sfr at 0xFD P0DIR;
 584 sfr at 0xFE P1DIR;
 585 sfr at 0xFF P2DIR;
 586
 587 sfr at 0x8F P0INP;
 588
 589 /* Select between tri-state and pull up/down
 590  * for pins P0_0 - P0_7.
 591  */
 592 #define P0INP_MDP0_7_PULL       (0 << 7)
 593 #define P0INP_MDP0_7_TRISTATE   (1 << 7)
 594 #define P0INP_MDP0_6_PULL       (0 << 6)
 595 #define P0INP_MDP0_6_TRISTATE   (1 << 6)
 596 #define P0INP_MDP0_5_PULL       (0 << 5)
 597 #define P0INP_MDP0_5_TRISTATE   (1 << 5)
 598 #define P0INP_MDP0_4_PULL       (0 << 4)
 599 #define P0INP_MDP0_4_TRISTATE   (1 << 4)
 600 #define P0INP_MDP0_3_PULL       (0 << 3)
 601 #define P0INP_MDP0_3_TRISTATE   (1 << 3)
 602 #define P0INP_MDP0_2_PULL       (0 << 2)
 603 #define P0INP_MDP0_2_TRISTATE   (1 << 2)
 604 #define P0INP_MDP0_1_PULL       (0 << 1)
 605 #define P0INP_MDP0_1_TRISTATE   (1 << 1)
 606 #define P0INP_MDP0_0_PULL       (0 << 0)
 607 #define P0INP_MDP0_0_TRISTATE   (1 << 0)
 608
 609 sfr at 0xF6 P1INP;
 610
 611 /* Select between tri-state and pull up/down
 612  * for pins P1_2 - P1_7. Pins P1_0 and P1_1 are
 613  * always tri-stated
 614  */
 615 #define P1INP_MDP1_7_PULL       (0 << 7)
 616 #define P1INP_MDP1_7_TRISTATE   (1 << 7)
 617 #define P1INP_MDP1_6_PULL       (0 << 6)
 618 #define P1INP_MDP1_6_TRISTATE   (1 << 6)
 619 #define P1INP_MDP1_5_PULL       (0 << 5)
 620 #define P1INP_MDP1_5_TRISTATE   (1 << 5)
 621 #define P1INP_MDP1_4_PULL       (0 << 4)
 622 #define P1INP_MDP1_4_TRISTATE   (1 << 4)
 623 #define P1INP_MDP1_3_PULL       (0 << 3)
 624 #define P1INP_MDP1_3_TRISTATE   (1 << 3)
 625 #define P1INP_MDP1_2_PULL       (0 << 2)
 626 #define P1INP_MDP1_2_TRISTATE   (1 << 2)
 627
 628 sfr at 0xF7 P2INP;
 629 /* P2INP has three extra bits which are used to choose
 630  * between pull-up and pull-down when they are not tri-stated
 631  */
 632 #define P2INP_PDUP2_PULL_UP     (0 << 7)
 633 #define P2INP_PDUP2_PULL_DOWN   (1 << 7)
 634 #define P2INP_PDUP1_PULL_UP     (0 << 6)
 635 #define P2INP_PDUP1_PULL_DOWN   (1 << 6)
 636 #define P2INP_PDUP0_PULL_UP     (0 << 5)
 637 #define P2INP_PDUP0_PULL_DOWN   (1 << 5)
 638
 639 /* For the P2 pins, choose between tri-state and pull up/down
 640  * mode
 641  */
 642 #define P2INP_MDP2_4_PULL       (0 << 4)
 643 #define P2INP_MDP2_4_TRISTATE   (1 << 4)
 644 #define P2INP_MDP2_3_PULL       (0 << 3)
 645 #define P2INP_MDP2_3_TRISTATE   (1 << 3)
 646 #define P2INP_MDP2_2_PULL       (0 << 2)
 647 #define P2INP_MDP2_2_TRISTATE   (1 << 2)
 648 #define P2INP_MDP2_1_PULL       (0 << 1)
 649 #define P2INP_MDP2_1_TRISTATE   (1 << 1)
 650 #define P2INP_MDP2_0_PULL       (0 << 0)
 651 #define P2INP_MDP2_0_TRISTATE   (1 << 0)
 652
 653 /* GPIO interrupt status flags */
 654 sfr at 0x89 P0IFG;
 655 sfr at 0x8A P1IFG;
 656 sfr at 0x8B P2IFG;
 657
 658 #define P0IFG_USB_RESUME        (1 << 7)
 659
 660 /* GPIO pins */
 661 sfr at 0x80 P0;
 662
 663 sbit at 0x80 P0_0;
 664 sbit at 0x81 P0_1;
 665 sbit at 0x82 P0_2;
 666 sbit at 0x83 P0_3;
 667 sbit at 0x84 P0_4;
 668 sbit at 0x85 P0_5;
 669 sbit at 0x86 P0_6;
 670 sbit at 0x87 P0_7;
 671
 672 sfr at 0x90 P1;
 673
 674 sbit at 0x90 P1_0;
 675 sbit at 0x91 P1_1;
 676 sbit at 0x92 P1_2;
 677 sbit at 0x93 P1_3;
 678 sbit at 0x94 P1_4;
 679 sbit at 0x95 P1_5;
 680 sbit at 0x96 P1_6;
 681 sbit at 0x97 P1_7;
 682
 683 sfr at 0xa0 P2;
 684
 685 sbit at 0xa0 P2_0;
 686 sbit at 0xa1 P2_1;
 687 sbit at 0xa2 P2_2;
 688 sbit at 0xa3 P2_3;
 689 sbit at 0xa4 P2_4;
 690
 691 /* DMA controller */
 692 struct cc_dma_channel {
 693         uint8_t src_high;
 694         uint8_t src_low;
 695         uint8_t dst_high;
 696         uint8_t dst_low;
 697         uint8_t len_high;
 698         uint8_t len_low;
 699         uint8_t cfg0;
 700         uint8_t cfg1;
 701 };
 702
 703 # define DMA_LEN_HIGH_VLEN_MASK         (7 << 5)
 704 # define DMA_LEN_HIGH_VLEN_LEN          (0 << 5)
 705 # define DMA_LEN_HIGH_VLEN_PLUS_1       (1 << 5)
 706 # define DMA_LEN_HIGH_VLEN              (2 << 5)
 707 # define DMA_LEN_HIGH_VLEN_PLUS_2       (3 << 5)
 708 # define DMA_LEN_HIGH_VLEN_PLUS_3       (4 << 5)
 709 # define DMA_LEN_HIGH_MASK              (0x1f)
 710
 711 # define DMA_CFG0_WORDSIZE_8            (0 << 7)
 712 # define DMA_CFG0_WORDSIZE_16           (1 << 7)
 713 # define DMA_CFG0_TMODE_MASK            (3 << 5)
 714 # define DMA_CFG0_TMODE_SINGLE          (0 << 5)
 715 # define DMA_CFG0_TMODE_BLOCK           (1 << 5)
 716 # define DMA_CFG0_TMODE_REPEATED_SINGLE (2 << 5)
 717 # define DMA_CFG0_TMODE_REPEATED_BLOCK  (3 << 5)
 718
 719 /*
 720  * DMA triggers
 721  */
 722 # define DMA_CFG0_TRIGGER_NONE          0
 723 # define DMA_CFG0_TRIGGER_PREV          1
 724 # define DMA_CFG0_TRIGGER_T1_CH0        2
 725 # define DMA_CFG0_TRIGGER_T1_CH1        3
 726 # define DMA_CFG0_TRIGGER_T1_CH2        4
 727 # define DMA_CFG0_TRIGGER_T2_OVFL       6
 728 # define DMA_CFG0_TRIGGER_T3_CH0        7
 729 # define DMA_CFG0_TRIGGER_T3_CH1        8
 730 # define DMA_CFG0_TRIGGER_T4_CH0        9
 731 # define DMA_CFG0_TRIGGER_T4_CH1        10
 732 # define DMA_CFG0_TRIGGER_IOC_0         12
 733 # define DMA_CFG0_TRIGGER_IOC_1         13
 734 # define DMA_CFG0_TRIGGER_URX0          14
 735 # define DMA_CFG0_TRIGGER_UTX0          15
 736 # define DMA_CFG0_TRIGGER_URX1          16
 737 # define DMA_CFG0_TRIGGER_UTX1          17
 738 # define DMA_CFG0_TRIGGER_FLASH         18
 739 # define DMA_CFG0_TRIGGER_RADIO         19
 740 # define DMA_CFG0_TRIGGER_ADC_CHALL     20
 741 # define DMA_CFG0_TRIGGER_ADC_CH0       21
 742 # define DMA_CFG0_TRIGGER_ADC_CH1       22
 743 # define DMA_CFG0_TRIGGER_ADC_CH2       23
 744 # define DMA_CFG0_TRIGGER_ADC_CH3       24
 745 # define DMA_CFG0_TRIGGER_ADC_CH4       25
 746 # define DMA_CFG0_TRIGGER_ADC_CH5       26
 747 # define DMA_CFG0_TRIGGER_ADC_CH6       27
 748 # define DMA_CFG0_TRIGGER_I2SRX         27
 749 # define DMA_CFG0_TRIGGER_ADC_CH7       28
 750 # define DMA_CFG0_TRIGGER_I2STX         28
 751 # define DMA_CFG0_TRIGGER_ENC_DW        29
 752 # define DMA_CFG0_TRIGGER_DNC_UP        30
 753
 754 # define DMA_CFG1_SRCINC_MASK           (3 << 6)
 755 # define DMA_CFG1_SRCINC_0              (0 << 6)
 756 # define DMA_CFG1_SRCINC_1              (1 << 6)
 757 # define DMA_CFG1_SRCINC_2              (2 << 6)
 758 # define DMA_CFG1_SRCINC_MINUS_1        (3 << 6)
 759
 760 # define DMA_CFG1_DESTINC_MASK          (3 << 4)
 761 # define DMA_CFG1_DESTINC_0             (0 << 4)
 762 # define DMA_CFG1_DESTINC_1             (1 << 4)
 763 # define DMA_CFG1_DESTINC_2             (2 << 4)
 764 # define DMA_CFG1_DESTINC_MINUS_1       (3 << 4)
 765
 766 # define DMA_CFG1_IRQMASK               (1 << 3)
 767 # define DMA_CFG1_M8                    (1 << 2)
 768
 769 # define DMA_CFG1_PRIORITY_MASK         (3 << 0)
 770 # define DMA_CFG1_PRIORITY_LOW          (0 << 0)
 771 # define DMA_CFG1_PRIORITY_NORMAL       (1 << 0)
 772 # define DMA_CFG1_PRIORITY_HIGH         (2 << 0)
 773
 774 /*
 775  * DMAARM - DMA Channel Arm
 776  */
 777
 778 sfr at 0xD6 DMAARM;
 779
 780 # define DMAARM_ABORT                   (1 << 7)
 781 # define DMAARM_DMAARM4                 (1 << 4)
 782 # define DMAARM_DMAARM3                 (1 << 3)
 783 # define DMAARM_DMAARM2                 (1 << 2)
 784 # define DMAARM_DMAARM1                 (1 << 1)
 785 # define DMAARM_DMAARM0                 (1 << 0)
 786
 787 /*
 788  * DMAREQ - DMA Channel Start Request and Status
 789  */
 790
 791 sfr at 0xD7 DMAREQ;
 792
 793 # define DMAREQ_DMAREQ4                 (1 << 4)
 794 # define DMAREQ_DMAREQ3                 (1 << 3)
 795 # define DMAREQ_DMAREQ2                 (1 << 2)
 796 # define DMAREQ_DMAREQ1                 (1 << 1)
 797 # define DMAREQ_DMAREQ0                 (1 << 0)
 798
 799 /*
 800  * DMA configuration 0 address
 801  */
 802
 803 sfr at 0xD5 DMA0CFGH;
 804 sfr at 0xD4 DMA0CFGL;
 805
 806 /*
 807  * DMA configuration 1-4 address
 808  */
 809
 810 sfr at 0xD3 DMA1CFGH;
 811 sfr at 0xD2 DMA1CFGL;
 812
 813 /*
 814  * DMAIRQ - DMA Interrupt Flag
 815  */
 816
 817 sfr at 0xD1 DMAIRQ;
 818
 819 # define DMAIRQ_DMAIF4                  (1 << 4)
 820 # define DMAIRQ_DMAIF3                  (1 << 3)
 821 # define DMAIRQ_DMAIF2                  (1 << 2)
 822 # define DMAIRQ_DMAIF1                  (1 << 1)
 823 # define DMAIRQ_DMAIF0                  (1 << 0)
 824
 825 /*
 826  * UART registers
 827  */
 828
 829 /* USART config/status registers */
 830 sfr at 0x86 U0CSR;
 831 sfr at 0xF8 U1CSR;
 832
 833 # define UxCSR_MODE_UART                (1 << 7)
 834 # define UxCSR_MODE_SPI                 (0 << 7)
 835 # define UxCSR_RE                       (1 << 6)
 836 # define UxCSR_SLAVE                    (1 << 5)
 837 # define UxCSR_MASTER                   (0 << 5)
 838 # define UxCSR_FE                       (1 << 4)
 839 # define UxCSR_ERR                      (1 << 3)
 840 # define UxCSR_RX_BYTE                  (1 << 2)
 841 # define UxCSR_TX_BYTE                  (1 << 1)
 842 # define UxCSR_ACTIVE                   (1 << 0)
 843
 844 /* UART configuration registers */
 845 sfr at 0xc4 U0UCR;
 846 sfr at 0xfb U1UCR;
 847
 848 # define UxUCR_FLUSH                    (1 << 7)
 849 # define UxUCR_FLOW_DISABLE             (0 << 6)
 850 # define UxUCR_FLOW_ENABLE              (1 << 6)
 851 # define UxUCR_D9_EVEN_PARITY           (0 << 5)
 852 # define UxUCR_D9_ODD_PARITY            (1 << 5)
 853 # define UxUCR_BIT9_8_BITS              (0 << 4)
 854 # define UxUCR_BIT9_9_BITS              (1 << 4)
 855 # define UxUCR_PARITY_DISABLE           (0 << 3)
 856 # define UxUCR_PARITY_ENABLE            (1 << 3)
 857 # define UxUCR_SPB_1_STOP_BIT           (0 << 2)
 858 # define UxUCR_SPB_2_STOP_BITS          (1 << 2)
 859 # define UxUCR_STOP_LOW                 (0 << 1)
 860 # define UxUCR_STOP_HIGH                (1 << 1)
 861 # define UxUCR_START_LOW                (0 << 0)
 862 # define UxUCR_START_HIGH               (1 << 0)
 863
 864 /* USART General configuration registers (mostly SPI) */
 865 sfr at 0xc5 U0GCR;
 866 sfr at 0xfc U1GCR;
 867
 868 # define UxGCR_CPOL_NEGATIVE            (0 << 7)
 869 # define UxGCR_CPOL_POSITIVE            (1 << 7)
 870 # define UxGCR_CPHA_FIRST_EDGE          (0 << 6)
 871 # define UxGCR_CPHA_SECOND_EDGE         (1 << 6)
 872 # define UxGCR_ORDER_LSB                (0 << 5)
 873 # define UxGCR_ORDER_MSB                (1 << 5)
 874 # define UxGCR_BAUD_E_MASK              (0x1f)
 875 # define UxGCR_BAUD_E_SHIFT             0
 876
 877 /* USART data registers */
 878 sfr at 0xc1 U0DBUF;
 879 __xdata __at (0xDFC1) volatile uint8_t U0DBUFXADDR;
 880 sfr at 0xf9 U1DBUF;
 881 __xdata __at (0xDFF9) volatile uint8_t U1DBUFXADDR;
 882
 883 /* USART baud rate registers, M value */
 884 sfr at 0xc2 U0BAUD;
 885 sfr at 0xfa U1BAUD;
 886
 887 /* Flash controller */
 888
 889 sfr at 0xAE FCTL;
 890 #define FCTL_BUSY               (1 << 7)
 891 #define FCTL_SWBSY              (1 << 6)
 892 #define FCTL_CONTRD_ENABLE      (1 << 4)
 893 #define FCTL_WRITE              (1 << 1)
 894 #define FCTL_ERASE              (1 << 0)
 895
 896 /* Flash write data. Write two bytes here */
 897 sfr at 0xAF FWDATA;
 898 __xdata __at (0xDFAF) volatile uint8_t FWDATAXADDR;
 899
 900 /* Flash write/erase address */
 901 sfr at 0xAD FADDRH;
 902 sfr at 0xAC FADDRL;
 903
 904 /* Flash timing */
 905 sfr at 0xAB FWT;
 906
 907 /* Radio */
 908
 909 sfr at 0xD9 RFD;
 910 __xdata at (0xDFD9) volatile uint8_t RFDXADDR;
 911
 912 sfr at 0xE9 RFIF;
 913 #define RFIF_IM_TXUNF   (1 << 7)
 914 #define RFIF_IM_RXOVF   (1 << 6)
 915 #define RFIF_IM_TIMEOUT (1 << 5)
 916 #define RFIF_IM_DONE    (1 << 4)
 917 #define RFIF_IM_CS      (1 << 3)
 918 #define RFIF_IM_PQT     (1 << 2)
 919 #define RFIF_IM_CCA     (1 << 1)
 920 #define RFIF_IM_SFD     (1 << 0)
 921
 922 sfr at 0x91 RFIM;
 923 #define RFIM_IM_TXUNF   (1 << 7)
 924 #define RFIM_IM_RXOVF   (1 << 6)
 925 #define RFIM_IM_TIMEOUT (1 << 5)
 926 #define RFIM_IM_DONE    (1 << 4)
 927 #define RFIM_IM_CS      (1 << 3)
 928 #define RFIM_IM_PQT     (1 << 2)
 929 #define RFIM_IM_CCA     (1 << 1)
 930 #define RFIM_IM_SFD     (1 << 0)
 931
 932 sfr at 0xE1 RFST;
 933
 934 #define RFST_SFSTXON    0x00
 935 #define RFST_SCAL       0x01
 936 #define RFST_SRX        0x02
 937 #define RFST_STX        0x03
 938 #define RFST_SIDLE      0x04
 939
 940 __xdata __at (0xdf00) uint8_t RF[0x3c];
 941
 942 __xdata __at (0xdf2f) uint8_t RF_IOCFG2;
 943 #define RF_IOCFG2_OFF   0x2f
 944
 945 __xdata __at (0xdf30) uint8_t RF_IOCFG1;
 946 #define RF_IOCFG1_OFF   0x30
 947
 948 __xdata __at (0xdf31) uint8_t RF_IOCFG0;
 949 #define RF_IOCFG0_OFF   0x31
 950
 951 __xdata __at (0xdf00) uint8_t RF_SYNC1;
 952 #define RF_SYNC1_OFF    0x00
 953
 954 __xdata __at (0xdf01) uint8_t RF_SYNC0;
 955 #define RF_SYNC0_OFF    0x01
 956
 957 __xdata __at (0xdf02) uint8_t RF_PKTLEN;
 958 #define RF_PKTLEN_OFF   0x02
 959
 960 __xdata __at (0xdf03) uint8_t RF_PKTCTRL1;
 961 #define RF_PKTCTRL1_OFF 0x03
 962 #define PKTCTRL1_PQT_MASK                       (0x7 << 5)
 963 #define PKTCTRL1_PQT_SHIFT                      5
 964 #define PKTCTRL1_APPEND_STATUS                  (1 << 2)
 965 #define PKTCTRL1_ADR_CHK_NONE                   (0 << 0)
 966 #define PKTCTRL1_ADR_CHK_NO_BROADCAST           (1 << 0)
 967 #define PKTCTRL1_ADR_CHK_00_BROADCAST           (2 << 0)
 968 #define PKTCTRL1_ADR_CHK_00_FF_BROADCAST        (3 << 0)
 969
 970 /* If APPEND_STATUS is used, two bytes will be added to the packet data */
 971 #define PKT_APPEND_STATUS_0_RSSI_MASK           (0xff)
 972 #define PKT_APPEND_STATUS_0_RSSI_SHIFT          0
 973 #define PKT_APPEND_STATUS_1_CRC_OK              (1 << 7)
 974 #define PKT_APPEND_STATUS_1_LQI_MASK            (0x7f)
 975 #define PKT_APPEND_STATUS_1_LQI_SHIFT           0
 976
 977 __xdata __at (0xdf04) uint8_t RF_PKTCTRL0;
 978 #define RF_PKTCTRL0_OFF 0x04
 979 #define RF_PKTCTRL0_WHITE_DATA                  (1 << 6)
 980 #define RF_PKTCTRL0_PKT_FORMAT_NORMAL           (0 << 4)
 981 #define RF_PKTCTRL0_PKT_FORMAT_RANDOM           (2 << 4)
 982 #define RF_PKTCTRL0_CRC_EN                      (1 << 2)
 983 #define RF_PKTCTRL0_LENGTH_CONFIG_FIXED         (0 << 0)
 984 #define RF_PKTCTRL0_LENGTH_CONFIG_VARIABLE      (1 << 0)
 985
 986 __xdata __at (0xdf05) uint8_t RF_ADDR;
 987 #define RF_ADDR_OFF     0x05
 988
 989 __xdata __at (0xdf06) uint8_t RF_CHANNR;
 990 #define RF_CHANNR_OFF   0x06
 991
 992 __xdata __at (0xdf07) uint8_t RF_FSCTRL1;
 993 #define RF_FSCTRL1_OFF  0x07
 994
 995 #define RF_FSCTRL1_FREQ_IF_SHIFT        (0)
 996
 997 __xdata __at (0xdf08) uint8_t RF_FSCTRL0;
 998 #define RF_FSCTRL0_OFF  0x08
 999
1000 #define RF_FSCTRL0_FREQOFF_SHIFT        (0)
1001
1002 __xdata __at (0xdf09) uint8_t RF_FREQ2;
1003 #define RF_FREQ2_OFF    0x09
1004
1005 __xdata __at (0xdf0a) uint8_t RF_FREQ1;
1006 #define RF_FREQ1_OFF    0x0a
1007
1008 __xdata __at (0xdf0b) uint8_t RF_FREQ0;
1009 #define RF_FREQ0_OFF    0x0b
1010
1011 __xdata __at (0xdf0c) uint8_t RF_MDMCFG4;
1012 #define RF_MDMCFG4_OFF  0x0c
1013
1014 #define RF_MDMCFG4_CHANBW_E_SHIFT       6
1015 #define RF_MDMCFG4_CHANBW_M_SHIFT       4
1016 #define RF_MDMCFG4_DRATE_E_SHIFT        0
1017
1018 __xdata __at (0xdf0d) uint8_t RF_MDMCFG3;
1019 #define RF_MDMCFG3_OFF  0x0d
1020
1021 #define RF_MDMCFG3_DRATE_M_SHIFT        0
1022
1023 __xdata __at (0xdf0e) uint8_t RF_MDMCFG2;
1024 #define RF_MDMCFG2_OFF  0x0e
1025
1026 #define RF_MDMCFG2_DEM_DCFILT_OFF       (1 << 7)
1027 #define RF_MDMCFG2_DEM_DCFILT_ON        (0 << 7)
1028
1029 #define RF_MDMCFG2_MOD_FORMAT_MASK      (7 << 4)
1030 #define RF_MDMCFG2_MOD_FORMAT_2_FSK     (0 << 4)
1031 #define RF_MDMCFG2_MOD_FORMAT_GFSK      (1 << 4)
1032 #define RF_MDMCFG2_MOD_FORMAT_ASK_OOK   (3 << 4)
1033 #define RF_MDMCFG2_MOD_FORMAT_MSK       (7 << 4)
1034
1035 #define RF_MDMCFG2_MANCHESTER_EN        (1 << 3)
1036
1037 #define RF_MDMCFG2_SYNC_MODE_MASK               (0x7 << 0)
1038 #define RF_MDMCFG2_SYNC_MODE_NONE               (0x0 << 0)
1039 #define RF_MDMCFG2_SYNC_MODE_15_16              (0x1 << 0)
1040 #define RF_MDMCFG2_SYNC_MODE_16_16              (0x2 << 0)
1041 #define RF_MDMCFG2_SYNC_MODE_30_32              (0x3 << 0)
1042 #define RF_MDMCFG2_SYNC_MODE_NONE_THRES         (0x4 << 0)
1043 #define RF_MDMCFG2_SYNC_MODE_15_16_THRES        (0x5 << 0)
1044 #define RF_MDMCFG2_SYNC_MODE_16_16_THRES        (0x6 << 0)
1045 #define RF_MDMCFG2_SYNC_MODE_30_32_THRES        (0x7 << 0)
1046
1047 __xdata __at (0xdf0f) uint8_t RF_MDMCFG1;
1048 #define RF_MDMCFG1_OFF  0x0f
1049
1050 #define RF_MDMCFG1_FEC_EN                       (1 << 7)
1051 #define RF_MDMCFG1_FEC_DIS                      (0 << 7)
1052
1053 #define RF_MDMCFG1_NUM_PREAMBLE_MASK            (7 << 4)
1054 #define RF_MDMCFG1_NUM_PREAMBLE_2               (0 << 4)
1055 #define RF_MDMCFG1_NUM_PREAMBLE_3               (1 << 4)
1056 #define RF_MDMCFG1_NUM_PREAMBLE_4               (2 << 4)
1057 #define RF_MDMCFG1_NUM_PREAMBLE_6               (3 << 4)
1058 #define RF_MDMCFG1_NUM_PREAMBLE_8               (4 << 4)
1059 #define RF_MDMCFG1_NUM_PREAMBLE_12              (5 << 4)
1060 #define RF_MDMCFG1_NUM_PREAMBLE_16              (6 << 4)
1061 #define RF_MDMCFG1_NUM_PREAMBLE_24              (7 << 4)
1062
1063 #define RF_MDMCFG1_CHANSPC_E_MASK               (3 << 0)
1064 #define RF_MDMCFG1_CHANSPC_E_SHIFT              (0)
1065
1066 __xdata __at (0xdf10) uint8_t RF_MDMCFG0;
1067 #define RF_MDMCFG0_OFF  0x10
1068
1069 #define RF_MDMCFG0_CHANSPC_M_SHIFT              (0)
1070
1071 __xdata __at (0xdf11) uint8_t RF_DEVIATN;
1072 #define RF_DEVIATN_OFF  0x11
1073
1074 #define RF_DEVIATN_DEVIATION_E_SHIFT            4
1075 #define RF_DEVIATN_DEVIATION_M_SHIFT            0
1076
1077 __xdata __at (0xdf12) uint8_t RF_MCSM2;
1078 #define RF_MCSM2_OFF    0x12
1079 #define RF_MCSM2_RX_TIME_RSSI                   (1 << 4)
1080 #define RF_MCSM2_RX_TIME_QUAL                   (1 << 3)
1081 #define RF_MCSM2_RX_TIME_MASK                   (0x7)
1082 #define RF_MCSM2_RX_TIME_SHIFT                  0
1083 #define RF_MCSM2_RX_TIME_END_OF_PACKET          (7)
1084
1085 __xdata __at (0xdf13) uint8_t RF_MCSM1;
1086 #define RF_MCSM1_OFF    0x13
1087 #define RF_MCSM1_CCA_MODE_ALWAYS                        (0 << 4)
1088 #define RF_MCSM1_CCA_MODE_RSSI_BELOW                    (1 << 4)
1089 #define RF_MCSM1_CCA_MODE_UNLESS_RECEIVING              (2 << 4)
1090 #define RF_MCSM1_CCA_MODE_RSSI_BELOW_UNLESS_RECEIVING   (3 << 4)
1091 #define RF_MCSM1_RXOFF_MODE_IDLE                        (0 << 2)
1092 #define RF_MCSM1_RXOFF_MODE_FSTXON                      (1 << 2)
1093 #define RF_MCSM1_RXOFF_MODE_TX                          (2 << 2)
1094 #define RF_MCSM1_RXOFF_MODE_RX                          (3 << 2)
1095 #define RF_MCSM1_TXOFF_MODE_IDLE                        (0 << 0)
1096 #define RF_MCSM1_TXOFF_MODE_FSTXON                      (1 << 0)
1097 #define RF_MCSM1_TXOFF_MODE_TX                          (2 << 0)
1098 #define RF_MCSM1_TXOFF_MODE_RX                          (3 << 0)
1099
1100 __xdata __at (0xdf14) uint8_t RF_MCSM0;
1101 #define RF_MCSM0_OFF    0x14
1102 #define RF_MCSM0_FS_AUTOCAL_NEVER               (0 << 4)
1103 #define RF_MCSM0_FS_AUTOCAL_FROM_IDLE           (1 << 4)
1104 #define RF_MCSM0_FS_AUTOCAL_TO_IDLE             (2 << 4)
1105 #define RF_MCSM0_FS_AUTOCAL_TO_IDLE_EVERY_4     (3 << 4)
1106 #define RF_MCSM0_MAGIC_3                        (1 << 3)
1107 #define RF_MCSM0_MAGIC_2                        (1 << 2)
1108 #define RF_MCSM0_CLOSE_IN_RX_0DB                (0 << 0)
1109 #define RF_MCSM0_CLOSE_IN_RX_6DB                (1 << 0)
1110 #define RF_MCSM0_CLOSE_IN_RX_12DB               (2 << 0)
1111 #define RF_MCSM0_CLOSE_IN_RX_18DB               (3 << 0)
1112
1113 __xdata __at (0xdf15) uint8_t RF_FOCCFG;
1114 #define RF_FOCCFG_OFF   0x15
1115 #define RF_FOCCFG_FOC_BS_CS_GATE                (1 << 5)
1116 #define RF_FOCCFG_FOC_PRE_K_1K                  (0 << 3)
1117 #define RF_FOCCFG_FOC_PRE_K_2K                  (1 << 3)
1118 #define RF_FOCCFG_FOC_PRE_K_3K                  (2 << 3)
1119 #define RF_FOCCFG_FOC_PRE_K_4K                  (3 << 3)
1120 #define RF_FOCCFG_FOC_POST_K_PRE_K              (0 << 2)
1121 #define RF_FOCCFG_FOC_POST_K_PRE_K_OVER_2       (1 << 2)
1122 #define RF_FOCCFG_FOC_LIMIT_0                   (0 << 0)
1123 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_8           (1 << 0)
1124 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_4           (2 << 0)
1125 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_2           (3 << 0)
1126
1127 __xdata __at (0xdf16) uint8_t RF_BSCFG;
1128 #define RF_BSCFG_OFF    0x16
1129 #define RF_BSCFG_BS_PRE_K_1K                    (0 << 6)
1130 #define RF_BSCFG_BS_PRE_K_2K                    (1 << 6)
1131 #define RF_BSCFG_BS_PRE_K_3K                    (2 << 6)
1132 #define RF_BSCFG_BS_PRE_K_4K                    (3 << 6)
1133 #define RF_BSCFG_BS_PRE_KP_1KP                  (0 << 4)
1134 #define RF_BSCFG_BS_PRE_KP_2KP                  (1 << 4)
1135 #define RF_BSCFG_BS_PRE_KP_3KP                  (2 << 4)
1136 #define RF_BSCFG_BS_PRE_KP_4KP                  (3 << 4)
1137 #define RF_BSCFG_BS_POST_KI_PRE_KI              (0 << 3)
1138 #define RF_BSCFG_BS_POST_KI_PRE_KI_OVER_2       (1 << 3)
1139 #define RF_BSCFG_BS_POST_KP_PRE_KP              (0 << 2)
1140 #define RF_BSCFG_BS_POST_KP_PRE_KP_OVER_2       (1 << 2)
1141 #define RF_BSCFG_BS_LIMIT_0                     (0 << 0)
1142 #define RF_BSCFG_BS_LIMIT_3_125                 (1 << 0)
1143 #define RF_BSCFG_BS_LIMIT_6_25                  (2 << 0)
1144 #define RF_BSCFG_BS_LIMIT_12_5                  (3 << 0)
1145
1146 __xdata __at (0xdf17) uint8_t RF_AGCCTRL2;
1147 #define RF_AGCCTRL2_OFF 0x17
1148
1149 __xdata __at (0xdf18) uint8_t RF_AGCCTRL1;
1150 #define RF_AGCCTRL1_OFF 0x18
1151
1152 __xdata __at (0xdf19) uint8_t RF_AGCCTRL0;
1153 #define RF_AGCCTRL0_OFF 0x19
1154
1155 __xdata __at (0xdf1a) uint8_t RF_FREND1;
1156 #define RF_FREND1_OFF   0x1a
1157
1158 #define RF_FREND1_LNA_CURRENT_SHIFT             6
1159 #define RF_FREND1_LNA2MIX_CURRENT_SHIFT         4
1160 #define RF_FREND1_LODIV_BUF_CURRENT_RX_SHIFT    2
1161 #define RF_FREND1_MIX_CURRENT_SHIFT             0
1162
1163 __xdata __at (0xdf1b) uint8_t RF_FREND0;
1164 #define RF_FREND0_OFF   0x1b
1165
1166 #define RF_FREND0_LODIV_BUF_CURRENT_TX_MASK     (0x3 << 4)
1167 #define RF_FREND0_LODIV_BUF_CURRENT_TX_SHIFT    4
1168 #define RF_FREND0_PA_POWER_MASK                 (0x7)
1169 #define RF_FREND0_PA_POWER_SHIFT                0
1170
1171 __xdata __at (0xdf1c) uint8_t RF_FSCAL3;
1172 #define RF_FSCAL3_OFF   0x1c
1173
1174 __xdata __at (0xdf1d) uint8_t RF_FSCAL2;
1175 #define RF_FSCAL2_OFF   0x1d
1176
1177 __xdata __at (0xdf1e) uint8_t RF_FSCAL1;
1178 #define RF_FSCAL1_OFF   0x1e
1179
1180 __xdata __at (0xdf1f) uint8_t RF_FSCAL0;
1181 #define RF_FSCAL0_OFF   0x1f
1182
1183 __xdata __at (0xdf23) uint8_t RF_TEST2;
1184 #define RF_TEST2_OFF    0x23
1185
1186 #define RF_TEST2_NORMAL_MAGIC           0x88
1187 #define RF_TEST2_RX_LOW_DATA_RATE_MAGIC 0x81
1188
1189 __xdata __at (0xdf24) uint8_t RF_TEST1;
1190 #define RF_TEST1_OFF    0x24
1191
1192 #define RF_TEST1_TX_MAGIC               0x31
1193 #define RF_TEST1_RX_LOW_DATA_RATE_MAGIC 0x35
1194
1195 __xdata __at (0xdf25) uint8_t RF_TEST0;
1196 #define RF_TEST0_OFF    0x25
1197
1198 #define RF_TEST0_7_2_MASK               (0xfc)
1199 #define RF_TEST0_VCO_SEL_CAL_EN         (1 << 1)
1200 #define RF_TEST0_0_MASK                 (1)
1201
1202 /* These are undocumented, and must be computed
1203  * using the provided tool.
1204  */
1205 __xdata __at (0xdf27) uint8_t RF_PA_TABLE7;
1206 #define RF_PA_TABLE7_OFF        0x27
1207
1208 __xdata __at (0xdf28) uint8_t RF_PA_TABLE6;
1209 #define RF_PA_TABLE6_OFF        0x28
1210
1211 __xdata __at (0xdf29) uint8_t RF_PA_TABLE5;
1212 #define RF_PA_TABLE5_OFF        0x29
1213
1214 __xdata __at (0xdf2a) uint8_t RF_PA_TABLE4;
1215 #define RF_PA_TABLE4_OFF        0x2a
1216
1217 __xdata __at (0xdf2b) uint8_t RF_PA_TABLE3;
1218 #define RF_PA_TABLE3_OFF        0x2b
1219
1220 __xdata __at (0xdf2c) uint8_t RF_PA_TABLE2;
1221 #define RF_PA_TABLE2_OFF        0x2c
1222
1223 __xdata __at (0xdf2d) uint8_t RF_PA_TABLE1;
1224 #define RF_PA_TABLE1_OFF        0x2d
1225
1226 __xdata __at (0xdf2e) uint8_t RF_PA_TABLE0;
1227 #define RF_PA_TABLE0_OFF        0x2e
1228
1229 __xdata __at (0xdf36) uint8_t RF_PARTNUM;
1230 #define RF_PARTNUM_OFF  0x36
1231
1232 __xdata __at (0xdf37) uint8_t RF_VERSION;
1233 #define RF_VERSION_OFF  0x37
1234
1235 __xdata __at (0xdf38) uint8_t RF_FREQEST;
1236 #define RF_FREQEST_OFF  0x38
1237
1238 __xdata __at (0xdf39) uint8_t RF_LQI;
1239 #define RF_LQI_OFF      0x39
1240
1241 #define RF_LQI_CRC_OK                   (1 << 7)
1242 #define RF_LQI_LQI_EST_MASK             (0x7f)
1243
1244 __xdata __at (0xdf3a) uint8_t RF_RSSI;
1245 #define RF_RSSI_OFF     0x3a
1246
1247 __xdata __at (0xdf3b) uint8_t RF_MARCSTATE;
1248 #define RF_MARCSTATE_OFF        0x3b
1249
1250 #define RF_MARCSTATE_MASK               0x1f
1251 #define RF_MARCSTATE_SLEEP              0x00
1252 #define RF_MARCSTATE_IDLE               0x01
1253 #define RF_MARCSTATE_VCOON_MC           0x03
1254 #define RF_MARCSTATE_REGON_MC           0x04
1255 #define RF_MARCSTATE_MANCAL             0x05
1256 #define RF_MARCSTATE_VCOON              0x06
1257 #define RF_MARCSTATE_REGON              0x07
1258 #define RF_MARCSTATE_STARTCAL           0x08
1259 #define RF_MARCSTATE_BWBOOST            0x09
1260 #define RF_MARCSTATE_FS_LOCK            0x0a
1261 #define RF_MARCSTATE_IFADCON            0x0b
1262 #define RF_MARCSTATE_ENDCAL             0x0c
1263 #define RF_MARCSTATE_RX                 0x0d
1264 #define RF_MARCSTATE_RX_END             0x0e
1265 #define RF_MARCSTATE_RX_RST             0x0f
1266 #define RF_MARCSTATE_TXRX_SWITCH        0x10
1267 #define RF_MARCSTATE_RX_OVERFLOW        0x11
1268 #define RF_MARCSTATE_FSTXON             0x12
1269 #define RF_MARCSTATE_TX                 0x13
1270 #define RF_MARCSTATE_TX_END             0x14
1271 #define RF_MARCSTATE_RXTX_SWITCH        0x15
1272 #define RF_MARCSTATE_TX_UNDERFLOW       0x16
1273
1274
1275 __xdata __at (0xdf3c) uint8_t RF_PKTSTATUS;
1276 #define RF_PKTSTATUS_OFF        0x3c
1277
1278 #define RF_PKTSTATUS_CRC_OK             (1 << 7)
1279 #define RF_PKTSTATUS_CS                 (1 << 6)
1280 #define RF_PKTSTATUS_PQT_REACHED        (1 << 5)
1281 #define RF_PKTSTATUS_CCA                (1 << 4)
1282 #define RF_PKTSTATUS_SFD                (1 << 3)
1283
1284 __xdata __at (0xdf3d) uint8_t RF_VCO_VC_DAC;
1285 #define RF_VCO_VC_DAC_OFF       0x3d
1286
1287 #endif