git.gag.com Git - fw/altos/blob - cc1111.h

   1 /*-------------------------------------------------------------------------
   2    Register Declarations for the ChipCon CC1111 Processor Range
   3
   4    Copyright © 2008 Keith Packard <keithp@keithp.com>
   5
   6    This program is free software; you can redistribute it and/or modify
   7    it under the terms of the GNU General Public License as published by
   8    the Free Software Foundation; version 2 of the License.
   9
  10    This program is distributed in the hope that it will be useful, but
  11    WITHOUT ANY WARRANTY; without even the implied warranty of
  12    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  13    General Public License for more details.
  14
  15    You should have received a copy of the GNU General Public License along
  16    with this program; if not, write to the Free Software Foundation, Inc.,
  17    59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  18
  19    Adapted from the Cygnal C8051F12x config file which is:
  20
  21    Copyright (C) 2003 - Maarten Brock, sourceforge.brock@dse.nl
  22
  23    This library is free software; you can redistribute it and/or
  24    modify it under the terms of the GNU Lesser General Public
  25    License as published by the Free Software Foundation; either
  26    version 2.1 of the License, or (at your option) any later version.
  27
  28    This library is distributed in the hope that it will be useful,
  29    but WITHOUT ANY WARRANTY; without even the implied warranty of
  30    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  31    Lesser General Public License for more details.
  32
  33    You should have received a copy of the GNU Lesser General Public
  34    License along with this library; if not, write to the Free Software
  35    Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  36 -------------------------------------------------------------------------*/
  37
  38 #ifndef _CC1111_H_
  39 #define _CC1111_H_
  40 #include <cc1110.h>
  41 #include <stdint.h>
  42
  43 sfr at 0xA8 IEN0;               /* Interrupt Enable 0 Register */
  44
  45 sbit at 0xA8 RFTXRXIE;          /* RF TX/RX done interrupt enable */
  46 sbit at 0xA9 ADCIE;             /* ADC interrupt enable */
  47 sbit at 0xAA URX0IE;            /* USART0 RX interrupt enable */
  48 sbit at 0xAB URX1IE;            /* USART1 RX interrupt enable (shared with I2S RX) */
  49 sbit at 0xAB I2SRXIE;           /* I2S RX interrupt enable (shared with USART1 RX) */
  50 sbit at 0xAC ENCIE;             /* AES encryption/decryption interrupt enable */
  51 sbit at 0xAD STIE;              /* Sleep Timer interrupt enable */
  52 sbit at 0xAF EA;                /* Enable All */
  53
  54 #define IEN0_EA                 (1 << 7)
  55 #define IEN0_STIE               (1 << 5)
  56 #define IEN0_ENCIE              (1 << 4)
  57 #define IEN0_URX1IE             (1 << 3)
  58 #define IEN0_I2SRXIE            (1 << 3)
  59 #define IEN0_URX0IE             (1 << 2)
  60 #define IEN0_ADCIE              (1 << 1)
  61 #define IEN0_RFTXRXIE           (1 << 0)
  62
  63 sfr at 0xB8 IEN1;               /* Interrupt Enable 1 Register */
  64
  65 #define IEN1_P0IE               (1 << 5)        /* Port 0 interrupt enable */
  66 #define IEN1_T4IE               (1 << 4)        /* Timer 4 interrupt enable */
  67 #define IEN1_T3IE               (1 << 3)        /* Timer 3 interrupt enable */
  68 #define IEN1_T2IE               (1 << 2)        /* Timer 2 interrupt enable */
  69 #define IEN1_T1IE               (1 << 1)        /* Timer 1 interrupt enable */
  70 #define IEN1_DMAIE              (1 << 0)        /* DMA transfer interrupt enable */
  71
  72 /* IEN2 */
  73 sfr at 0x9A IEN2;               /* Interrupt Enable 2 Register */
  74
  75 #define IEN2_WDTIE              (1 << 5)        /* Watchdog timer interrupt enable */
  76 #define IEN2_P1IE               (1 << 4)        /* Port 1 interrupt enable */
  77 #define IEN2_UTX1IE             (1 << 3)        /* USART1 TX interrupt enable */
  78 #define IEN2_I2STXIE            (1 << 3)        /* I2S TX interrupt enable */
  79 #define IEN2_UTX0IE             (1 << 2)        /* USART0 TX interrupt enable */
  80 #define IEN2_P2IE               (1 << 1)        /* Port 2 interrupt enable */
  81 #define IEN2_USBIE              (1 << 1)        /* USB interrupt enable */
  82 #define IEN2_RFIE               (1 << 0)        /* RF general interrupt enable */
  83
  84 /* SLEEP 0xBE */
  85 #define SLEEP_USB_EN            (1 << 7)
  86 #define SLEEP_XOSC_STB          (1 << 6)
  87 #define SLEEP_HFRC_STB          (1 << 5)
  88 #define SLEEP_RST_POWER         (0 << 3)
  89 #define SLEEP_RST_EXTERNAL      (1 << 3)
  90 #define SLEEP_RST_WATCHDOG      (2 << 3)
  91 #define SLEEP_RST_MASK          (3 << 3)
  92 #define SLEEP_OSC_PD            (1 << 2)
  93 #define SLEEP_MODE_PM0          (0 << 0)
  94 #define SLEEP_MODE_PM1          (1 << 0)
  95 #define SLEEP_MODE_PM2          (2 << 0)
  96 #define SLEEP_MODE_PM3          (3 << 0)
  97 #define SLEEP_MODE_MASK         (3 << 0)
  98
  99 /* PCON 0x87 */
 100 sfr at 0x87 PCON;               /* Power Mode Control Register */
 101
 102 #define PCON_IDLE               (1 << 0)
 103
 104 /*
 105  * TCON
 106  */
 107 sfr at 0x88 TCON;       /* CPU Interrupt Flag 1 */
 108
 109 sbit at 0x8F URX1IF;    /* USART1 RX interrupt flag. Automatically cleared */
 110 sbit at 0x8F I2SRXIF;   /* I2S RX interrupt flag. Automatically cleared */
 111 sbit at 0x8D ADCIF;     /* ADC interrupt flag. Automatically cleared */
 112 sbit at 0x8B URX0IF;    /* USART0 RX interrupt flag. Automatically cleared */
 113 sbit at 0x89 RFTXRXIF;  /* RF TX/RX complete interrupt flag. Automatically cleared */
 114
 115 #define TCON_URX1IF     (1 << 7)
 116 #define TCON_I2SRXIF    (1 << 7)
 117 #define TCON_ADCIF      (1 << 5)
 118 #define TCON_URX0IF     (1 << 3)
 119 #define TCON_RFTXRXIF   (1 << 1)
 120
 121 /*
 122  * S0CON
 123  */
 124 sfr at 0x98 S0CON;      /* CPU Interrupt Flag 2 */
 125
 126 sbit at 0x98 ENCIF_0;   /* AES interrupt 0. */
 127 sbit at 0x99 ENCIF_1;   /* AES interrupt 1. */
 128
 129 #define S0CON_ENCIF_1   (1 << 1)
 130 #define S0CON_ENCIF_0   (1 << 0)
 131
 132 /*
 133  * S1CON
 134  */
 135 sfr at 0x9B S1CON;      /* CPU Interrupt Flag 3 */
 136
 137 #define S1CON_RFIF_1    (1 << 1)
 138 #define S1CON_RFIF_0    (1 << 0)
 139
 140 /*
 141  * IRCON
 142  */
 143 sfr at 0xC0 IRCON;      /* CPU Interrupt Flag 4 */
 144
 145 sbit at 0xC0 DMAIF;     /* DMA complete interrupt flag */
 146 sbit at 0xC1 T1IF;      /* Timer 1 interrupt flag. Automatically cleared */
 147 sbit at 0xC2 T2IF;      /* Timer 2 interrupt flag. Automatically cleared */
 148 sbit at 0xC3 T3IF;      /* Timer 3 interrupt flag. Automatically cleared */
 149 sbit at 0xC4 T4IF;      /* Timer 4 interrupt flag. Automatically cleared */
 150 sbit at 0xC5 P0IF;      /* Port0 interrupt flag */
 151 sbit at 0xC7 STIF;      /* Sleep Timer interrupt flag */
 152
 153 #define IRCON_DMAIF     (1 << 0)        /* DMA complete interrupt flag */
 154 #define IRCON_T1IF      (1 << 1)        /* Timer 1 interrupt flag. Automatically cleared */
 155 #define IRCON_T2IF      (1 << 2)        /* Timer 2 interrupt flag. Automatically cleared */
 156 #define IRCON_T3IF      (1 << 3)        /* Timer 3 interrupt flag. Automatically cleared */
 157 #define IRCON_T4IF      (1 << 4)        /* Timer 4 interrupt flag. Automatically cleared */
 158 #define IRCON_P0IF      (1 << 5)        /* Port0 interrupt flag */
 159 #define IRCON_STIF      (1 << 7)        /* Sleep Timer interrupt flag */
 160
 161 /*
 162  * IRCON2
 163  */
 164 sfr at 0xE8 IRCON2;     /* CPU Interrupt Flag 5 */
 165
 166 sbit at 0xE8 USBIF;     /* USB interrupt flag (shared with Port2) */
 167 sbit at 0xE8 P2IF;      /* Port2 interrupt flag (shared with USB) */
 168 sbit at 0xE9 UTX0IF;    /* USART0 TX interrupt flag */
 169 sbit at 0xEA UTX1IF;    /* USART1 TX interrupt flag (shared with I2S TX) */
 170 sbit at 0xEA I2STXIF;   /* I2S TX interrupt flag (shared with USART1 TX) */
 171 sbit at 0xEB P1IF;      /* Port1 interrupt flag */
 172 sbit at 0xEC WDTIF;     /* Watchdog timer interrupt flag */
 173
 174 #define IRCON2_USBIF    (1 << 0)        /* USB interrupt flag (shared with Port2) */
 175 #define IRCON2_P2IF     (1 << 0)        /* Port2 interrupt flag (shared with USB) */
 176 #define IRCON2_UTX0IF   (1 << 1)        /* USART0 TX interrupt flag */
 177 #define IRCON2_UTX1IF   (1 << 2)        /* USART1 TX interrupt flag (shared with I2S TX) */
 178 #define IRCON2_I2STXIF  (1 << 2)        /* I2S TX interrupt flag (shared with USART1 TX) */
 179 #define IRCON2_P1IF     (1 << 3)        /* Port1 interrupt flag */
 180 #define IRCON2_WDTIF    (1 << 4)        /* Watchdog timer interrupt flag */
 181
 182 /*
 183  * IP1 - Interrupt Priority 1
 184  */
 185
 186 /*
 187  * Interrupt priority groups:
 188  *
 189  * IPG0         RFTXRX          RF              DMA
 190  * IPG1         ADC             T1              P2INT/USB
 191  * IPG2         URX0            T2              UTX0
 192  * IPG3         URX1/I2SRX      T3              UTX1 / I2STX
 193  * IPG4         ENC             T4              P1INT
 194  * IPG5         ST              P0INT           WDT
 195  *
 196  * Priority = (IP1 << 1) | IP0. Higher priority interrupts served first
 197  */
 198
 199 sfr at 0xB9 IP1;        /* Interrupt Priority 1 */
 200 sfr at 0xA9 IP0;        /* Interrupt Priority 0 */
 201
 202 #define IP1_IPG5        (1 << 5)
 203 #define IP1_IPG4        (1 << 4)
 204 #define IP1_IPG3        (1 << 3)
 205 #define IP1_IPG2        (1 << 2)
 206 #define IP1_IPG1        (1 << 1)
 207 #define IP1_IPG0        (1 << 0)
 208
 209 #define IP0_IPG5        (1 << 5)
 210 #define IP0_IPG4        (1 << 4)
 211 #define IP0_IPG3        (1 << 3)
 212 #define IP0_IPG2        (1 << 2)
 213 #define IP0_IPG1        (1 << 1)
 214 #define IP0_IPG0        (1 << 0)
 215
 216 /*
 217  * Timer 1
 218  */
 219 #define T1CTL_MODE_SUSPENDED    (0 << 0)
 220 #define T1CTL_MODE_FREE         (1 << 0)
 221 #define T1CTL_MODE_MODULO       (2 << 0)
 222 #define T1CTL_MODE_UP_DOWN      (3 << 0)
 223 #define T1CTL_MODE_MASK         (3 << 0)
 224 #define T1CTL_DIV_1             (0 << 2)
 225 #define T1CTL_DIV_8             (1 << 2)
 226 #define T1CTL_DIV_32            (2 << 2)
 227 #define T1CTL_DIV_128           (3 << 2)
 228 #define T1CTL_DIV_MASK          (3 << 2)
 229 #define T1CTL_OVFIF             (1 << 4)
 230 #define T1CTL_CH0IF             (1 << 5)
 231 #define T1CTL_CH1IF             (1 << 6)
 232 #define T1CTL_CH2IF             (1 << 7)
 233
 234 #define T1CCTL_NO_CAPTURE       (0 << 0)
 235 #define T1CCTL_CAPTURE_RISING   (1 << 0)
 236 #define T1CCTL_CAPTURE_FALLING  (2 << 0)
 237 #define T1CCTL_CAPTURE_BOTH     (3 << 0)
 238 #define T1CCTL_CAPTURE_MASK     (3 << 0)
 239
 240 #define T1CCTL_MODE_CAPTURE     (0 << 2)
 241 #define T1CCTL_MODE_COMPARE     (1 << 2)
 242
 243 #define T1CTL_CMP_SET           (0 << 3)
 244 #define T1CTL_CMP_CLEAR         (1 << 3)
 245 #define T1CTL_CMP_TOGGLE        (2 << 3)
 246 #define T1CTL_CMP_SET_CLEAR     (3 << 3)
 247 #define T1CTL_CMP_CLEAR_SET     (4 << 3)
 248
 249 #define T1CTL_IM_DISABLED       (0 << 6)
 250 #define T1CTL_IM_ENABLED        (1 << 6)
 251
 252 #define T1CTL_CPSEL_NORMAL      (0 << 7)
 253 #define T1CTL_CPSEL_RF          (1 << 7)
 254
 255 /*
 256  * Timer 3 and Timer 4
 257  */
 258
 259 /* Timer count */
 260 sfr at 0xCA T3CNT;
 261 sfr at 0xEA T4CNT;
 262
 263 /* Timer control */
 264
 265 sfr at 0xCB T3CTL;
 266 sfr at 0xEB T4CTL;
 267
 268 #define TxCTL_DIV_1             (0 << 5)
 269 #define TxCTL_DIV_2             (1 << 5)
 270 #define TxCTL_DIV_4             (2 << 5)
 271 #define TxCTL_DIV_8             (3 << 5)
 272 #define TxCTL_DIV_16            (4 << 5)
 273 #define TxCTL_DIV_32            (5 << 5)
 274 #define TxCTL_DIV_64            (6 << 5)
 275 #define TxCTL_DIV_128           (7 << 5)
 276 #define TxCTL_START             (1 << 4)
 277 #define TxCTL_OVFIM             (1 << 3)
 278 #define TxCTL_CLR               (1 << 2)
 279 #define TxCTL_MODE_FREE         (0 << 0)
 280 #define TxCTL_MODE_DOWN         (1 << 0)
 281 #define TxCTL_MODE_MODULO       (2 << 0)
 282 #define TxCTL_MODE_UP_DOWN      (3 << 0)
 283
 284 /* Timer 4 channel 0 compare control */
 285
 286 sfr at 0xCC T3CCTL0;
 287 sfr at 0xCE T3CCTL1;
 288 sfr at 0xEC T4CCTL0;
 289 sfr at 0xEE T4CCTL1;
 290
 291 #define TxCCTLy_IM                      (1 << 6)
 292 #define TxCCTLy_CMP_SET                 (0 << 3)
 293 #define TxCCTLy_CMP_CLEAR               (1 << 3)
 294 #define TxCCTLy_CMP_TOGGLE              (2 << 3)
 295 #define TxCCTLy_CMP_SET_UP_CLEAR_DOWN   (3 << 3)
 296 #define TxCCTLy_CMP_CLEAR_UP_SET_DOWN   (4 << 3)
 297 #define TxCCTLy_CMP_SET_CLEAR_FF        (5 << 3)
 298 #define TxCCTLy_CMP_CLEAR_SET_00        (6 << 3)
 299 #define TxCCTLy_CMP_MODE_ENABLE         (1 << 2)
 300
 301 /* Timer compare value */
 302 sfr at 0xCD T3CC0;
 303 sfr at 0xCF T3CC1;
 304 sfr at 0xED T4CC0;
 305 sfr at 0xEF T4CC1;
 306
 307 /*
 308  * Peripheral control
 309  */
 310
 311 sfr at 0xf1 PERCFG;
 312 #define PERCFG_T1CFG_ALT_1      (0 << 6)
 313 #define PERCFG_T1CFG_ALT_2      (1 << 6)
 314 #define PERCFG_T1CFG_ALT_MASK   (1 << 6)
 315
 316 #define PERCFG_T3CFG_ALT_1      (0 << 5)
 317 #define PERCFG_T3CFG_ALT_2      (1 << 5)
 318 #define PERCFG_T3CFG_ALT_MASK   (1 << 5)
 319
 320 #define PERCFG_T4CFG_ALT_1      (0 << 4)
 321 #define PERCFG_T4CFG_ALT_2      (1 << 4)
 322 #define PERCFG_T4CFG_ALT_MASK   (1 << 4)
 323
 324 #define PERCFG_U1CFG_ALT_1      (0 << 1)
 325 #define PERCFG_U1CFG_ALT_2      (1 << 1)
 326 #define PERCFG_U1CFG_ALT_MASK   (1 << 1)
 327
 328 #define PERCFG_U0CFG_ALT_1      (0 << 0)
 329 #define PERCFG_U0CFG_ALT_2      (1 << 0)
 330 #define PERCFG_U0CFG_ALT_MASK   (1 << 0)
 331
 332 /* directly addressed USB registers */
 333 __xdata __at (0xde00) volatile uint8_t USBADDR;
 334 __xdata __at (0xde01) volatile uint8_t USBPOW;
 335 __xdata __at (0xde02) volatile uint8_t USBIIF;
 336
 337 __xdata __at (0xde04) volatile uint8_t USBOIF;
 338
 339 __xdata __at (0xde06) volatile uint8_t USBCIF;
 340
 341 # define USBCIF_SOFIF           (1 << 3)
 342 # define USBCIF_RSTIF           (1 << 2)
 343 # define USBCIF_RESUMEIF        (1 << 1)
 344 # define USBCIF_SUSPENDIF       (1 << 0)
 345
 346 __xdata __at (0xde07) volatile uint8_t USBIIE;
 347
 348 __xdata __at (0xde09) volatile uint8_t USBOIE;
 349
 350 __xdata __at (0xde0b) volatile uint8_t USBCIE;
 351
 352 # define USBCIE_SOFIE           (1 << 3)
 353 # define USBCIE_RSTIE           (1 << 2)
 354 # define USBCIE_RESUMEIE        (1 << 1)
 355 # define USBCIE_SUSPENDIE       (1 << 0)
 356
 357 __xdata __at (0xde0c) volatile uint8_t USBFRML;
 358 __xdata __at (0xde0d) volatile uint8_t USBFRMH;
 359 __xdata __at (0xde0e) volatile uint8_t USBINDEX;
 360
 361 /* indexed USB registers, must set USBINDEX to 0-5 */
 362 __xdata __at (0xde10) volatile uint8_t USBMAXI;
 363 __xdata __at (0xde11) volatile uint8_t USBCS0;
 364
 365 # define USBCS0_CLR_SETUP_END           (1 << 7)
 366 # define USBCS0_CLR_OUTPKT_RDY          (1 << 6)
 367 # define USBCS0_SEND_STALL              (1 << 5)
 368 # define USBCS0_SETUP_END               (1 << 4)
 369 # define USBCS0_DATA_END                (1 << 3)
 370 # define USBCS0_SENT_STALL              (1 << 2)
 371 # define USBCS0_INPKT_RDY               (1 << 1)
 372 # define USBCS0_OUTPKT_RDY              (1 << 0)
 373
 374 __xdata __at (0xde11) volatile uint8_t USBCSIL;
 375
 376 # define USBCSIL_CLR_DATA_TOG           (1 << 6)
 377 # define USBCSIL_SENT_STALL             (1 << 5)
 378 # define USBCSIL_SEND_STALL             (1 << 4)
 379 # define USBCSIL_FLUSH_PACKET           (1 << 3)
 380 # define USBCSIL_UNDERRUN               (1 << 2)
 381 # define USBCSIL_PKT_PRESENT            (1 << 1)
 382 # define USBCSIL_INPKT_RDY              (1 << 0)
 383
 384 __xdata __at (0xde12) volatile uint8_t USBCSIH;
 385
 386 # define USBCSIH_AUTOSET                (1 << 7)
 387 # define USBCSIH_ISO                    (1 << 6)
 388 # define USBCSIH_FORCE_DATA_TOG         (1 << 3)
 389 # define USBCSIH_IN_DBL_BUF             (1 << 0)
 390
 391 __xdata __at (0xde13) volatile uint8_t USBMAXO;
 392 __xdata __at (0xde14) volatile uint8_t USBCSOL;
 393
 394 # define USBCSOL_CLR_DATA_TOG           (1 << 7)
 395 # define USBCSOL_SENT_STALL             (1 << 6)
 396 # define USBCSOL_SEND_STALL             (1 << 5)
 397 # define USBCSOL_FLUSH_PACKET           (1 << 4)
 398 # define USBCSOL_DATA_ERROR             (1 << 3)
 399 # define USBCSOL_OVERRUN                (1 << 2)
 400 # define USBCSOL_FIFO_FULL              (1 << 1)
 401 # define USBCSOL_OUTPKT_RDY             (1 << 0)
 402
 403 __xdata __at (0xde15) volatile uint8_t USBCSOH;
 404
 405 # define USBCSOH_AUTOCLEAR              (1 << 7)
 406 # define USBCSOH_ISO                    (1 << 6)
 407 # define USBCSOH_OUT_DBL_BUF            (1 << 0)
 408
 409 __xdata __at (0xde16) volatile uint8_t USBCNT0;
 410 __xdata __at (0xde16) volatile uint8_t USBCNTL;
 411 __xdata __at (0xde17) volatile uint8_t USBCNTH;
 412
 413 __xdata __at (0xde20) volatile uint8_t USBFIFO[12];
 414
 415 /* ADC Data register, low and high */
 416 sfr at 0xBA ADCL;
 417 sfr at 0xBB ADCH;
 418 __xdata __at (0xDFBA) volatile uint16_t ADCXDATA;
 419
 420 /* ADC Control Register 1 */
 421 sfr at 0xB4 ADCCON1;
 422
 423 # define ADCCON1_EOC            (1 << 7)        /* conversion complete */
 424 # define ADCCON1_ST             (1 << 6)        /* start conversion */
 425
 426 # define ADCCON1_STSEL_MASK     (3 << 4)        /* start select */
 427 # define ADCCON1_STSEL_EXTERNAL (0 << 4)        /* P2_0 pin triggers */
 428 # define ADCCON1_STSEL_FULLSPEED (1 << 4)       /* full speed, no waiting */
 429 # define ADCCON1_STSEL_TIMER1   (2 << 4)        /* timer 1 channel 0 */
 430 # define ADCCON1_STSEL_START    (3 << 4)        /* set start bit */
 431
 432 # define ADCCON1_RCTRL_MASK     (3 << 2)        /* random number control */
 433 # define ADCCON1_RCTRL_COMPLETE (0 << 2)        /* operation completed */
 434 # define ADCCON1_RCTRL_CLOCK_LFSR (1 << 2)      /* Clock the LFSR once */
 435
 436 /* ADC Control Register 2 */
 437 sfr at 0xB5 ADCCON2;
 438
 439 # define ADCCON2_SREF_MASK      (3 << 6)        /* reference voltage */
 440 # define ADCCON2_SREF_1_25V     (0 << 6)        /* internal 1.25V */
 441 # define ADCCON2_SREF_EXTERNAL  (1 << 6)        /* external on AIN7 cc1110 */
 442 # define ADCCON2_SREF_VDD       (2 << 6)        /* VDD on the AVDD pin */
 443 # define ADCCON2_SREF_EXTERNAL_DIFF (3 << 6)    /* external on AIN6-7 cc1110 */
 444
 445 # define ADCCON2_SDIV_MASK      (3 << 4)        /* decimation rate */
 446 # define ADCCON2_SDIV_64        (0 << 4)        /* 7 bits */
 447 # define ADCCON2_SDIV_128       (1 << 4)        /* 9 bits */
 448 # define ADCCON2_SDIV_256       (2 << 4)        /* 10 bits */
 449 # define ADCCON2_SDIV_512       (3 << 4)        /* 12 bits */
 450
 451 # define ADCCON2_SCH_MASK       (0xf << 0)      /* Sequence channel select */
 452 # define ADCCON2_SCH_SHIFT      0
 453 # define ADCCON2_SCH_AIN0       (0 << 0)
 454 # define ADCCON2_SCH_AIN1       (1 << 0)
 455 # define ADCCON2_SCH_AIN2       (2 << 0)
 456 # define ADCCON2_SCH_AIN3       (3 << 0)
 457 # define ADCCON2_SCH_AIN4       (4 << 0)
 458 # define ADCCON2_SCH_AIN5       (5 << 0)
 459 # define ADCCON2_SCH_AIN6       (6 << 0)
 460 # define ADCCON2_SCH_AIN7       (7 << 0)
 461 # define ADCCON2_SCH_AIN0_AIN1  (8 << 0)
 462 # define ADCCON2_SCH_AIN2_AIN3  (9 << 0)
 463 # define ADCCON2_SCH_AIN4_AIN5  (0xa << 0)
 464 # define ADCCON2_SCH_AIN6_AIN7  (0xb << 0)
 465 # define ADCCON2_SCH_GND        (0xc << 0)
 466 # define ADCCON2_SCH_VREF       (0xd << 0)
 467 # define ADCCON2_SCH_TEMP       (0xe << 0)
 468 # define ADCCON2_SCH_VDD_3      (0xf << 0)
 469
 470
 471 /* ADC Control Register 3 */
 472 sfr at 0xB6 ADCCON3;
 473
 474 # define ADCCON3_EREF_MASK      (3 << 6)        /* extra conversion reference */
 475 # define ADCCON3_EREF_1_25      (0 << 6)        /* internal 1.25V */
 476 # define ADCCON3_EREF_EXTERNAL  (1 << 6)        /* external AIN7 cc1110 */
 477 # define ADCCON3_EREF_VDD       (2 << 6)        /* VDD on the AVDD pin */
 478 # define ADCCON3_EREF_EXTERNAL_DIFF (3 << 6)    /* external AIN6-7 cc1110 */
 479 # define ADCCON3_EDIV_MASK      (3 << 4)        /* extral decimation */
 480 # define ADCCON3_EDIV_64        (0 << 4)        /* 7 bits */
 481 # define ADCCON3_EDIV_128       (1 << 4)        /* 9 bits */
 482 # define ADCCON3_EDIV_256       (2 << 4)        /* 10 bits */
 483 # define ADCCON3_EDIV_512       (3 << 4)        /* 12 bits */
 484 # define ADCCON3_ECH_MASK       (0xf << 0)      /* Sequence channel select */
 485 # define ADCCON3_ECH_SHIFT      0
 486 # define ADCCON3_ECH_AIN0       (0 << 0)
 487 # define ADCCON3_ECH_AIN1       (1 << 0)
 488 # define ADCCON3_ECH_AIN2       (2 << 0)
 489 # define ADCCON3_ECH_AIN3       (3 << 0)
 490 # define ADCCON3_ECH_AIN4       (4 << 0)
 491 # define ADCCON3_ECH_AIN5       (5 << 0)
 492 # define ADCCON3_ECH_AIN6       (6 << 0)
 493 # define ADCCON3_ECH_AIN7       (7 << 0)
 494 # define ADCCON3_ECH_AIN0_AIN1  (8 << 0)
 495 # define ADCCON3_ECH_AIN2_AIN3  (9 << 0)
 496 # define ADCCON3_ECH_AIN4_AIN5  (0xa << 0)
 497 # define ADCCON3_ECH_AIN6_AIN7  (0xb << 0)
 498 # define ADCCON3_ECH_GND        (0xc << 0)
 499 # define ADCCON3_ECH_VREF       (0xd << 0)
 500 # define ADCCON3_ECH_TEMP       (0xe << 0)
 501 # define ADCCON3_ECH_VDD_3      (0xf << 0)
 502
 503 /*
 504  * ADC configuration register, this selects which
 505  * GPIO pins are to be used as ADC inputs
 506  */
 507 sfr at 0xF2 ADCCFG;
 508
 509 /*
 510  * Pin selectors, these set which pins are
 511  * using their peripheral function
 512  */
 513 sfr at 0xF3 P0SEL;
 514 sfr at 0xF4 P1SEL;
 515 sfr at 0xF5 P2SEL;
 516
 517 #define P2SEL_PRI3P1_USART0             (0 << 6)
 518 #define P2SEL_PRI3P1_USART1             (1 << 6)
 519 #define P2SEL_PRI3P1_MASK               (1 << 6)
 520 #define P2SEL_PRI2P1_USART1             (0 << 5)
 521 #define P2SEL_PRI2P1_TIMER3             (1 << 5)
 522 #define P2SEL_PRI1P1_TIMER1             (0 << 4)
 523 #define P2SEL_PRI1P1_TIMER4             (1 << 4)
 524 #define P2SEL_PRI0P1_USART0             (0 << 3)
 525 #define P2SEL_PRI0P1_TIMER1             (1 << 3)
 526 #define P2SEL_SELP2_4_GPIO              (0 << 2)
 527 #define P2SEL_SELP2_4_PERIPHERAL        (1 << 2)
 528 #define P2SEL_SELP2_3_GPIO              (0 << 1)
 529 #define P2SEL_SELP2_3_PERIPHERAL        (1 << 1)
 530 #define P2SEL_SELP2_0_GPIO              (0 << 0)
 531 #define P2SEL_SELP2_0_PERIPHERAL        (1 << 0)
 532 #define P2SEL_SELP2_0_MASK              (1 << 0)
 533
 534 /*
 535  * For pins used as GPIOs, these set which are used as outputs
 536  */
 537 sfr at 0xFD P0DIR;
 538 sfr at 0xFE P1DIR;
 539 sfr at 0xFF P2DIR;
 540
 541 sfr at 0x8F P0INP;
 542
 543 /* Select between tri-state and pull up/down
 544  * for pins P0_0 - P0_7.
 545  */
 546 #define P0INP_MDP0_7_PULL       (0 << 7)
 547 #define P0INP_MDP0_7_TRISTATE   (1 << 7)
 548 #define P0INP_MDP0_6_PULL       (0 << 6)
 549 #define P0INP_MDP0_6_TRISTATE   (1 << 6)
 550 #define P0INP_MDP0_5_PULL       (0 << 5)
 551 #define P0INP_MDP0_5_TRISTATE   (1 << 5)
 552 #define P0INP_MDP0_4_PULL       (0 << 4)
 553 #define P0INP_MDP0_4_TRISTATE   (1 << 4)
 554 #define P0INP_MDP0_3_PULL       (0 << 3)
 555 #define P0INP_MDP0_3_TRISTATE   (1 << 3)
 556 #define P0INP_MDP0_2_PULL       (0 << 2)
 557 #define P0INP_MDP0_2_TRISTATE   (1 << 2)
 558 #define P0INP_MDP0_1_PULL       (0 << 1)
 559 #define P0INP_MDP0_1_TRISTATE   (1 << 1)
 560 #define P0INP_MDP0_0_PULL       (0 << 0)
 561 #define P0INP_MDP0_0_TRISTATE   (1 << 0)
 562
 563 sfr at 0xF6 P1INP;
 564
 565 /* Select between tri-state and pull up/down
 566  * for pins P1_2 - P1_7. Pins P1_0 and P1_1 are
 567  * always tri-stated
 568  */
 569 #define P1INP_MDP1_7_PULL       (0 << 7)
 570 #define P1INP_MDP1_7_TRISTATE   (1 << 7)
 571 #define P1INP_MDP1_6_PULL       (0 << 6)
 572 #define P1INP_MDP1_6_TRISTATE   (1 << 6)
 573 #define P1INP_MDP1_5_PULL       (0 << 5)
 574 #define P1INP_MDP1_5_TRISTATE   (1 << 5)
 575 #define P1INP_MDP1_4_PULL       (0 << 4)
 576 #define P1INP_MDP1_4_TRISTATE   (1 << 4)
 577 #define P1INP_MDP1_3_PULL       (0 << 3)
 578 #define P1INP_MDP1_3_TRISTATE   (1 << 3)
 579 #define P1INP_MDP1_2_PULL       (0 << 2)
 580 #define P1INP_MDP1_2_TRISTATE   (1 << 2)
 581
 582 sfr at 0xF7 P2INP;
 583 /* P2INP has three extra bits which are used to choose
 584  * between pull-up and pull-down when they are not tri-stated
 585  */
 586 #define P2INP_PDUP2_PULL_UP     (0 << 7)
 587 #define P2INP_PDUP2_PULL_DOWN   (1 << 7)
 588 #define P2INP_PDUP1_PULL_UP     (0 << 6)
 589 #define P2INP_PDUP1_PULL_DOWN   (1 << 6)
 590 #define P2INP_PDUP0_PULL_UP     (0 << 5)
 591 #define P2INP_PDUP0_PULL_DOWN   (1 << 5)
 592
 593 /* For the P2 pins, choose between tri-state and pull up/down
 594  * mode
 595  */
 596 #define P2INP_MDP2_4_PULL       (0 << 4)
 597 #define P2INP_MDP2_4_TRISTATE   (1 << 4)
 598 #define P2INP_MDP2_3_PULL       (0 << 3)
 599 #define P2INP_MDP2_3_TRISTATE   (1 << 3)
 600 #define P2INP_MDP2_2_PULL       (0 << 2)
 601 #define P2INP_MDP2_2_TRISTATE   (1 << 2)
 602 #define P2INP_MDP2_1_PULL       (0 << 1)
 603 #define P2INP_MDP2_1_TRISTATE   (1 << 1)
 604 #define P2INP_MDP2_0_PULL       (0 << 0)
 605 #define P2INP_MDP2_0_TRISTATE   (1 << 0)
 606
 607 /* GPIO interrupt status flags */
 608 sfr at 0x89 P0IFG;
 609 sfr at 0x8A P1IFG;
 610 sfr at 0x8B P2IFG;
 611
 612 #define P0IFG_USB_RESUME        (1 << 7)
 613
 614 /* GPIO pins */
 615 sfr at 0x80 P0;
 616
 617 sbit at 0x80 P0_0;
 618 sbit at 0x81 P0_1;
 619 sbit at 0x82 P0_2;
 620 sbit at 0x83 P0_3;
 621 sbit at 0x84 P0_4;
 622 sbit at 0x85 P0_5;
 623 sbit at 0x86 P0_6;
 624 sbit at 0x87 P0_7;
 625
 626 sfr at 0x90 P1;
 627
 628 sbit at 0x90 P1_0;
 629 sbit at 0x91 P1_1;
 630 sbit at 0x92 P1_2;
 631 sbit at 0x93 P1_3;
 632 sbit at 0x94 P1_4;
 633 sbit at 0x95 P1_5;
 634 sbit at 0x96 P1_6;
 635 sbit at 0x97 P1_7;
 636
 637 sfr at 0xa0 P2;
 638
 639 sbit at 0xa0 P2_0;
 640 sbit at 0xa1 P2_1;
 641 sbit at 0xa2 P2_2;
 642 sbit at 0xa3 P2_3;
 643 sbit at 0xa4 P2_4;
 644 sbit at 0xa5 P2_5;
 645 sbit at 0xa6 P2_6;
 646 sbit at 0xa7 P2_7;
 647
 648 /* DMA controller */
 649 struct cc_dma_channel {
 650         uint8_t src_high;
 651         uint8_t src_low;
 652         uint8_t dst_high;
 653         uint8_t dst_low;
 654         uint8_t len_high;
 655         uint8_t len_low;
 656         uint8_t cfg0;
 657         uint8_t cfg1;
 658 };
 659
 660 # define DMA_LEN_HIGH_VLEN_MASK         (7 << 5)
 661 # define DMA_LEN_HIGH_VLEN_LEN          (0 << 5)
 662 # define DMA_LEN_HIGH_VLEN_PLUS_1       (1 << 5)
 663 # define DMA_LEN_HIGH_VLEN              (2 << 5)
 664 # define DMA_LEN_HIGH_VLEN_PLUS_2       (3 << 5)
 665 # define DMA_LEN_HIGH_VLEN_PLUS_3       (4 << 5)
 666 # define DMA_LEN_HIGH_MASK              (0x1f)
 667
 668 # define DMA_CFG0_WORDSIZE_8            (0 << 7)
 669 # define DMA_CFG0_WORDSIZE_16           (1 << 7)
 670 # define DMA_CFG0_TMODE_MASK            (3 << 5)
 671 # define DMA_CFG0_TMODE_SINGLE          (0 << 5)
 672 # define DMA_CFG0_TMODE_BLOCK           (1 << 5)
 673 # define DMA_CFG0_TMODE_REPEATED_SINGLE (2 << 5)
 674 # define DMA_CFG0_TMODE_REPEATED_BLOCK  (3 << 5)
 675
 676 /*
 677  * DMA triggers
 678  */
 679 # define DMA_CFG0_TRIGGER_NONE          0
 680 # define DMA_CFG0_TRIGGER_PREV          1
 681 # define DMA_CFG0_TRIGGER_T1_CH0        2
 682 # define DMA_CFG0_TRIGGER_T1_CH1        3
 683 # define DMA_CFG0_TRIGGER_T1_CH2        4
 684 # define DMA_CFG0_TRIGGER_T2_OVFL       6
 685 # define DMA_CFG0_TRIGGER_T3_CH0        7
 686 # define DMA_CFG0_TRIGGER_T3_CH1        8
 687 # define DMA_CFG0_TRIGGER_T4_CH0        9
 688 # define DMA_CFG0_TRIGGER_T4_CH1        10
 689 # define DMA_CFG0_TRIGGER_IOC_0         12
 690 # define DMA_CFG0_TRIGGER_IOC_1         13
 691 # define DMA_CFG0_TRIGGER_URX0          14
 692 # define DMA_CFG0_TRIGGER_UTX0          15
 693 # define DMA_CFG0_TRIGGER_URX1          16
 694 # define DMA_CFG0_TRIGGER_UTX1          17
 695 # define DMA_CFG0_TRIGGER_FLASH         18
 696 # define DMA_CFG0_TRIGGER_RADIO         19
 697 # define DMA_CFG0_TRIGGER_ADC_CHALL     20
 698 # define DMA_CFG0_TRIGGER_ADC_CH0       21
 699 # define DMA_CFG0_TRIGGER_ADC_CH1       22
 700 # define DMA_CFG0_TRIGGER_ADC_CH2       23
 701 # define DMA_CFG0_TRIGGER_ADC_CH3       24
 702 # define DMA_CFG0_TRIGGER_ADC_CH4       25
 703 # define DMA_CFG0_TRIGGER_ADC_CH5       26
 704 # define DMA_CFG0_TRIGGER_ADC_CH6       27
 705 # define DMA_CFG0_TRIGGER_I2SRX         27
 706 # define DMA_CFG0_TRIGGER_ADC_CH7       28
 707 # define DMA_CFG0_TRIGGER_I2STX         28
 708 # define DMA_CFG0_TRIGGER_ENC_DW        29
 709 # define DMA_CFG0_TRIGGER_DNC_UP        30
 710
 711 # define DMA_CFG1_SRCINC_MASK           (3 << 6)
 712 # define DMA_CFG1_SRCINC_0              (0 << 6)
 713 # define DMA_CFG1_SRCINC_1              (1 << 6)
 714 # define DMA_CFG1_SRCINC_2              (2 << 6)
 715 # define DMA_CFG1_SRCINC_MINUS_1        (3 << 6)
 716
 717 # define DMA_CFG1_DESTINC_MASK          (3 << 4)
 718 # define DMA_CFG1_DESTINC_0             (0 << 4)
 719 # define DMA_CFG1_DESTINC_1             (1 << 4)
 720 # define DMA_CFG1_DESTINC_2             (2 << 4)
 721 # define DMA_CFG1_DESTINC_MINUS_1       (3 << 4)
 722
 723 # define DMA_CFG1_IRQMASK               (1 << 3)
 724 # define DMA_CFG1_M8                    (1 << 2)
 725
 726 # define DMA_CFG1_PRIORITY_MASK         (3 << 0)
 727 # define DMA_CFG1_PRIORITY_LOW          (0 << 0)
 728 # define DMA_CFG1_PRIORITY_NORMAL       (1 << 0)
 729 # define DMA_CFG1_PRIORITY_HIGH         (2 << 0)
 730
 731 /*
 732  * DMAARM - DMA Channel Arm
 733  */
 734
 735 sfr at 0xD6 DMAARM;
 736
 737 # define DMAARM_ABORT                   (1 << 7)
 738 # define DMAARM_DMAARM4                 (1 << 4)
 739 # define DMAARM_DMAARM3                 (1 << 3)
 740 # define DMAARM_DMAARM2                 (1 << 2)
 741 # define DMAARM_DMAARM1                 (1 << 1)
 742 # define DMAARM_DMAARM0                 (1 << 0)
 743
 744 /*
 745  * DMAREQ - DMA Channel Start Request and Status
 746  */
 747
 748 sfr at 0xD7 DMAREQ;
 749
 750 # define DMAREQ_DMAREQ4                 (1 << 4)
 751 # define DMAREQ_DMAREQ3                 (1 << 3)
 752 # define DMAREQ_DMAREQ2                 (1 << 2)
 753 # define DMAREQ_DMAREQ1                 (1 << 1)
 754 # define DMAREQ_DMAREQ0                 (1 << 0)
 755
 756 /*
 757  * DMA configuration 0 address
 758  */
 759
 760 sfr at 0xD5 DMA0CFGH;
 761 sfr at 0xD4 DMA0CFGL;
 762
 763 /*
 764  * DMA configuration 1-4 address
 765  */
 766
 767 sfr at 0xD3 DMA1CFGH;
 768 sfr at 0xD2 DMA1CFGL;
 769
 770 /*
 771  * DMAIRQ - DMA Interrupt Flag
 772  */
 773
 774 sfr at 0xD1 DMAIRQ;
 775
 776 # define DMAIRQ_DMAIF4                  (1 << 4)
 777 # define DMAIRQ_DMAIF3                  (1 << 3)
 778 # define DMAIRQ_DMAIF2                  (1 << 2)
 779 # define DMAIRQ_DMAIF1                  (1 << 1)
 780 # define DMAIRQ_DMAIF0                  (1 << 0)
 781
 782 /*
 783  * UART registers
 784  */
 785
 786 /* USART config/status registers */
 787 sfr at 0x86 U0CSR;
 788 sfr at 0xF8 U1CSR;
 789
 790 # define UxCSR_MODE_UART                (1 << 7)
 791 # define UxCSR_MODE_SPI                 (0 << 7)
 792 # define UxCSR_RE                       (1 << 6)
 793 # define UxCSR_SLAVE                    (1 << 5)
 794 # define UxCSR_MASTER                   (0 << 5)
 795 # define UxCSR_FE                       (1 << 4)
 796 # define UxCSR_ERR                      (1 << 3)
 797 # define UxCSR_RX_BYTE                  (1 << 2)
 798 # define UxCSR_TX_BYTE                  (1 << 1)
 799 # define UxCSR_ACTIVE                   (1 << 0)
 800
 801 /* UART configuration registers */
 802 sfr at 0xc4 U0UCR;
 803 sfr at 0xfb U1UCR;
 804
 805 # define UxUCR_FLUSH                    (1 << 7)
 806 # define UxUCR_FLOW_DISABLE             (0 << 6)
 807 # define UxUCR_FLOW_ENABLE              (1 << 6)
 808 # define UxUCR_D9_EVEN_PARITY           (0 << 5)
 809 # define UxUCR_D9_ODD_PARITY            (1 << 5)
 810 # define UxUCR_BIT9_8_BITS              (0 << 4)
 811 # define UxUCR_BIT9_9_BITS              (1 << 4)
 812 # define UxUCR_PARITY_DISABLE           (0 << 3)
 813 # define UxUCR_PARITY_ENABLE            (1 << 3)
 814 # define UxUCR_SPB_1_STOP_BIT           (0 << 2)
 815 # define UxUCR_SPB_2_STOP_BITS          (1 << 2)
 816 # define UxUCR_STOP_LOW                 (0 << 1)
 817 # define UxUCR_STOP_HIGH                (1 << 1)
 818 # define UxUCR_START_LOW                (0 << 0)
 819 # define UxUCR_START_HIGH               (1 << 0)
 820
 821 /* USART General configuration registers (mostly SPI) */
 822 sfr at 0xc5 U0GCR;
 823 sfr at 0xfc U1GCR;
 824
 825 # define UxGCR_CPOL_NEGATIVE            (0 << 7)
 826 # define UxGCR_CPOL_POSITIVE            (1 << 7)
 827 # define UxGCR_CPHA_FIRST_EDGE          (0 << 6)
 828 # define UxGCR_CPHA_SECOND_EDGE         (1 << 6)
 829 # define UxGCR_ORDER_LSB                (0 << 5)
 830 # define UxGCR_ORDER_MSB                (1 << 5)
 831 # define UxGCR_BAUD_E_MASK              (0x1f)
 832 # define UxGCR_BAUD_E_SHIFT             0
 833
 834 /* USART data registers */
 835 sfr at 0xc1 U0DBUF;
 836 __xdata __at (0xDFC1) volatile uint8_t U0DBUFXADDR;
 837 sfr at 0xf9 U1DBUF;
 838 __xdata __at (0xDFF9) volatile uint8_t U1DBUFXADDR;
 839
 840 /* USART baud rate registers, M value */
 841 sfr at 0xc2 U0BAUD;
 842 sfr at 0xfa U1BAUD;
 843
 844 /* Radio */
 845
 846 sfr at 0xD9 RFD;
 847 __xdata at (0xDFD9) volatile uint8_t RFDXADDR;
 848
 849 sfr at 0xE9 RFIF;
 850 #define RFIF_IM_TXUNF   (1 << 7)
 851 #define RFIF_IM_RXOVF   (1 << 6)
 852 #define RFIF_IM_TIMEOUT (1 << 5)
 853 #define RFIF_IM_DONE    (1 << 4)
 854 #define RFIF_IM_CS      (1 << 3)
 855 #define RFIF_IM_PQT     (1 << 2)
 856 #define RFIF_IM_CCA     (1 << 1)
 857 #define RFIF_IM_SFD     (1 << 0)
 858
 859 sfr at 0xE1 RFST;
 860
 861 #define RFST_SFSTXON    0x00
 862 #define RFST_SCAL       0x01
 863 #define RFST_SRX        0x02
 864 #define RFST_STX        0x03
 865 #define RFST_SIDLE      0x04
 866
 867 __xdata __at (0xdf00) uint8_t RF[0x3c];
 868
 869 __xdata __at (0xdf2f) uint8_t RF_IOCFG2;
 870 #define RF_IOCFG2_OFF   0x2f
 871
 872 __xdata __at (0xdf30) uint8_t RF_IOCFG1;
 873 #define RF_IOCFG1_OFF   0x30
 874
 875 __xdata __at (0xdf31) uint8_t RF_IOCFG0;
 876 #define RF_IOCFG0_OFF   0x31
 877
 878 __xdata __at (0xdf00) uint8_t RF_SYNC1;
 879 #define RF_SYNC1_OFF    0x00
 880
 881 __xdata __at (0xdf01) uint8_t RF_SYNC0;
 882 #define RF_SYNC0_OFF    0x01
 883
 884 __xdata __at (0xdf02) uint8_t RF_PKTLEN;
 885 #define RF_PKTLEN_OFF   0x02
 886
 887 __xdata __at (0xdf03) uint8_t RF_PKTCTRL1;
 888 #define RF_PKTCTRL1_OFF 0x03
 889 #define PKTCTRL1_PQT_MASK                       (0x7 << 5)
 890 #define PKTCTRL1_PQT_SHIFT                      5
 891 #define PKTCTRL1_APPEND_STATUS                  (1 << 2)
 892 #define PKTCTRL1_ADR_CHK_NONE                   (0 << 0)
 893 #define PKTCTRL1_ADR_CHK_NO_BROADCAST           (1 << 0)
 894 #define PKTCTRL1_ADR_CHK_00_BROADCAST           (2 << 0)
 895 #define PKTCTRL1_ADR_CHK_00_FF_BROADCAST        (3 << 0)
 896
 897 /* If APPEND_STATUS is used, two bytes will be added to the packet data */
 898 #define PKT_APPEND_STATUS_0_RSSI_MASK           (0xff)
 899 #define PKT_APPEND_STATUS_0_RSSI_SHIFT          0
 900 #define PKT_APPEND_STATUS_1_CRC_OK              (1 << 7)
 901 #define PKT_APPEND_STATUS_1_LQI_MASK            (0x7f)
 902 #define PKT_APPEND_STATUS_1_LQI_SHIFT           0
 903
 904 __xdata __at (0xdf04) uint8_t RF_PKTCTRL0;
 905 #define RF_PKTCTRL0_OFF 0x04
 906 #define RF_PKTCTRL0_WHITE_DATA                  (1 << 6)
 907 #define RF_PKTCTRL0_PKT_FORMAT_NORMAL           (0 << 4)
 908 #define RF_PKTCTRL0_PKT_FORMAT_RANDOM           (2 << 4)
 909 #define RF_PKTCTRL0_CRC_EN                      (1 << 2)
 910 #define RF_PKTCTRL0_LENGTH_CONFIG_FIXED         (0 << 0)
 911 #define RF_PKTCTRL0_LENGTH_CONFIG_VARIABLE      (1 << 0)
 912
 913 __xdata __at (0xdf05) uint8_t RF_ADDR;
 914 #define RF_ADDR_OFF     0x05
 915
 916 __xdata __at (0xdf06) uint8_t RF_CHANNR;
 917 #define RF_CHANNR_OFF   0x06
 918
 919 __xdata __at (0xdf07) uint8_t RF_FSCTRL1;
 920 #define RF_FSCTRL1_OFF  0x07
 921
 922 #define RF_FSCTRL1_FREQ_IF_SHIFT        (0)
 923
 924 __xdata __at (0xdf08) uint8_t RF_FSCTRL0;
 925 #define RF_FSCTRL0_OFF  0x08
 926
 927 #define RF_FSCTRL0_FREQOFF_SHIFT        (0)
 928
 929 __xdata __at (0xdf09) uint8_t RF_FREQ2;
 930 #define RF_FREQ2_OFF    0x09
 931
 932 __xdata __at (0xdf0a) uint8_t RF_FREQ1;
 933 #define RF_FREQ1_OFF    0x0a
 934
 935 __xdata __at (0xdf0b) uint8_t RF_FREQ0;
 936 #define RF_FREQ0_OFF    0x0b
 937
 938 __xdata __at (0xdf0c) uint8_t RF_MDMCFG4;
 939 #define RF_MDMCFG4_OFF  0x0c
 940
 941 #define RF_MDMCFG4_CHANBW_E_SHIFT       6
 942 #define RF_MDMCFG4_CHANBW_M_SHIFT       4
 943 #define RF_MDMCFG4_DRATE_E_SHIFT        0
 944
 945 __xdata __at (0xdf0d) uint8_t RF_MDMCFG3;
 946 #define RF_MDMCFG3_OFF  0x0d
 947
 948 #define RF_MDMCFG3_DRATE_M_SHIFT        0
 949
 950 __xdata __at (0xdf0e) uint8_t RF_MDMCFG2;
 951 #define RF_MDMCFG2_OFF  0x0e
 952
 953 #define RF_MDMCFG2_DEM_DCFILT_OFF       (1 << 7)
 954 #define RF_MDMCFG2_DEM_DCFILT_ON        (0 << 7)
 955
 956 #define RF_MDMCFG2_MOD_FORMAT_MASK      (7 << 4)
 957 #define RF_MDMCFG2_MOD_FORMAT_2_FSK     (0 << 4)
 958 #define RF_MDMCFG2_MOD_FORMAT_GFSK      (1 << 4)
 959 #define RF_MDMCFG2_MOD_FORMAT_ASK_OOK   (3 << 4)
 960 #define RF_MDMCFG2_MOD_FORMAT_MSK       (7 << 4)
 961
 962 #define RF_MDMCFG2_MANCHESTER_EN        (1 << 3)
 963
 964 #define RF_MDMCFG2_SYNC_MODE_MASK               (0x7 << 0)
 965 #define RF_MDMCFG2_SYNC_MODE_NONE               (0x0 << 0)
 966 #define RF_MDMCFG2_SYNC_MODE_15_16              (0x1 << 0)
 967 #define RF_MDMCFG2_SYNC_MODE_16_16              (0x2 << 0)
 968 #define RF_MDMCFG2_SYNC_MODE_30_32              (0x3 << 0)
 969 #define RF_MDMCFG2_SYNC_MODE_NONE_THRES         (0x4 << 0)
 970 #define RF_MDMCFG2_SYNC_MODE_15_16_THRES        (0x5 << 0)
 971 #define RF_MDMCFG2_SYNC_MODE_16_16_THRES        (0x6 << 0)
 972 #define RF_MDMCFG2_SYNC_MODE_30_32_THRES        (0x7 << 0)
 973
 974 __xdata __at (0xdf0f) uint8_t RF_MDMCFG1;
 975 #define RF_MDMCFG1_OFF  0x0f
 976
 977 #define RF_MDMCFG1_FEC_EN                       (1 << 7)
 978 #define RF_MDMCFG1_FEC_DIS                      (0 << 7)
 979
 980 #define RF_MDMCFG1_NUM_PREAMBLE_MASK            (7 << 4)
 981 #define RF_MDMCFG1_NUM_PREAMBLE_2               (0 << 4)
 982 #define RF_MDMCFG1_NUM_PREAMBLE_3               (1 << 4)
 983 #define RF_MDMCFG1_NUM_PREAMBLE_4               (2 << 4)
 984 #define RF_MDMCFG1_NUM_PREAMBLE_6               (3 << 4)
 985 #define RF_MDMCFG1_NUM_PREAMBLE_8               (4 << 4)
 986 #define RF_MDMCFG1_NUM_PREAMBLE_12              (5 << 4)
 987 #define RF_MDMCFG1_NUM_PREAMBLE_16              (6 << 4)
 988 #define RF_MDMCFG1_NUM_PREAMBLE_24              (7 << 4)
 989
 990 #define RF_MDMCFG1_CHANSPC_E_MASK               (3 << 0)
 991 #define RF_MDMCFG1_CHANSPC_E_SHIFT              (0)
 992
 993 __xdata __at (0xdf10) uint8_t RF_MDMCFG0;
 994 #define RF_MDMCFG0_OFF  0x10
 995
 996 #define RF_MDMCFG0_CHANSPC_M_SHIFT              (0)
 997
 998 __xdata __at (0xdf11) uint8_t RF_DEVIATN;
 999 #define RF_DEVIATN_OFF  0x11
1000
1001 #define RF_DEVIATN_DEVIATION_E_SHIFT            4
1002 #define RF_DEVIATN_DEVIATION_M_SHIFT            0
1003
1004 __xdata __at (0xdf12) uint8_t RF_MCSM2;
1005 #define RF_MCSM2_OFF    0x12
1006 #define RF_MCSM2_RX_TIME_RSSI                   (1 << 4)
1007 #define RF_MCSM2_RX_TIME_QUAL                   (1 << 3)
1008 #define RF_MCSM2_RX_TIME_MASK                   (0x7)
1009 #define RF_MCSM2_RX_TIME_SHIFT                  0
1010 #define RF_MCSM2_RX_TIME_END_OF_PACKET          (7)
1011
1012 __xdata __at (0xdf13) uint8_t RF_MCSM1;
1013 #define RF_MCSM1_OFF    0x13
1014 #define RF_MCSM1_CCA_MODE_ALWAYS                        (0 << 4)
1015 #define RF_MCSM1_CCA_MODE_RSSI_BELOW                    (1 << 4)
1016 #define RF_MCSM1_CCA_MODE_UNLESS_RECEIVING              (2 << 4)
1017 #define RF_MCSM1_CCA_MODE_RSSI_BELOW_UNLESS_RECEIVING   (3 << 4)
1018 #define RF_MCSM1_RXOFF_MODE_IDLE                        (0 << 2)
1019 #define RF_MCSM1_RXOFF_MODE_FSTXON                      (1 << 2)
1020 #define RF_MCSM1_RXOFF_MODE_TX                          (2 << 2)
1021 #define RF_MCSM1_RXOFF_MODE_RX                          (3 << 2)
1022 #define RF_MCSM1_TXOFF_MODE_IDLE                        (0 << 0)
1023 #define RF_MCSM1_TXOFF_MODE_FSTXON                      (1 << 0)
1024 #define RF_MCSM1_TXOFF_MODE_TX                          (2 << 0)
1025 #define RF_MCSM1_TXOFF_MODE_RX                          (3 << 0)
1026
1027 __xdata __at (0xdf14) uint8_t RF_MCSM0;
1028 #define RF_MCSM0_OFF    0x14
1029 #define RF_MCSM0_FS_AUTOCAL_NEVER               (0 << 4)
1030 #define RF_MCSM0_FS_AUTOCAL_FROM_IDLE           (1 << 4)
1031 #define RF_MCSM0_FS_AUTOCAL_TO_IDLE             (2 << 4)
1032 #define RF_MCSM0_FS_AUTOCAL_TO_IDLE_EVERY_4     (3 << 4)
1033 #define RF_MCSM0_MAGIC_3                        (1 << 3)
1034 #define RF_MCSM0_MAGIC_2                        (1 << 2)
1035 #define RF_MCSM0_CLOSE_IN_RX_0DB                (0 << 0)
1036 #define RF_MCSM0_CLOSE_IN_RX_6DB                (1 << 0)
1037 #define RF_MCSM0_CLOSE_IN_RX_12DB               (2 << 0)
1038 #define RF_MCSM0_CLOSE_IN_RX_18DB               (3 << 0)
1039
1040 __xdata __at (0xdf15) uint8_t RF_FOCCFG;
1041 #define RF_FOCCFG_OFF   0x15
1042 #define RF_FOCCFG_FOC_BS_CS_GATE                (1 << 5)
1043 #define RF_FOCCFG_FOC_PRE_K_1K                  (0 << 3)
1044 #define RF_FOCCFG_FOC_PRE_K_2K                  (1 << 3)
1045 #define RF_FOCCFG_FOC_PRE_K_3K                  (2 << 3)
1046 #define RF_FOCCFG_FOC_PRE_K_4K                  (3 << 3)
1047 #define RF_FOCCFG_FOC_POST_K_PRE_K              (0 << 2)
1048 #define RF_FOCCFG_FOC_POST_K_PRE_K_OVER_2       (1 << 2)
1049 #define RF_FOCCFG_FOC_LIMIT_0                   (0 << 0)
1050 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_8           (1 << 0)
1051 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_4           (2 << 0)
1052 #define RF_FOCCFG_FOC_LIMIT_BW_OVER_2           (3 << 0)
1053
1054 __xdata __at (0xdf16) uint8_t RF_BSCFG;
1055 #define RF_BSCFG_OFF    0x16
1056 #define RF_BSCFG_BS_PRE_K_1K                    (0 << 6)
1057 #define RF_BSCFG_BS_PRE_K_2K                    (1 << 6)
1058 #define RF_BSCFG_BS_PRE_K_3K                    (2 << 6)
1059 #define RF_BSCFG_BS_PRE_K_4K                    (3 << 6)
1060 #define RF_BSCFG_BS_PRE_KP_1KP                  (0 << 4)
1061 #define RF_BSCFG_BS_PRE_KP_2KP                  (1 << 4)
1062 #define RF_BSCFG_BS_PRE_KP_3KP                  (2 << 4)
1063 #define RF_BSCFG_BS_PRE_KP_4KP                  (3 << 4)
1064 #define RF_BSCFG_BS_POST_KI_PRE_KI              (0 << 3)
1065 #define RF_BSCFG_BS_POST_KI_PRE_KI_OVER_2       (1 << 3)
1066 #define RF_BSCFG_BS_POST_KP_PRE_KP              (0 << 2)
1067 #define RF_BSCFG_BS_POST_KP_PRE_KP_OVER_2       (1 << 2)
1068 #define RF_BSCFG_BS_LIMIT_0                     (0 << 0)
1069 #define RF_BSCFG_BS_LIMIT_3_125                 (1 << 0)
1070 #define RF_BSCFG_BS_LIMIT_6_25                  (2 << 0)
1071 #define RF_BSCFG_BS_LIMIT_12_5                  (3 << 0)
1072
1073 __xdata __at (0xdf17) uint8_t RF_AGCCTRL2;
1074 #define RF_AGCCTRL2_OFF 0x17
1075
1076 __xdata __at (0xdf18) uint8_t RF_AGCCTRL1;
1077 #define RF_AGCCTRL1_OFF 0x18
1078
1079 __xdata __at (0xdf19) uint8_t RF_AGCCTRL0;
1080 #define RF_AGCCTRL0_OFF 0x19
1081
1082 __xdata __at (0xdf1a) uint8_t RF_FREND1;
1083 #define RF_FREND1_OFF   0x1a
1084
1085 #define RF_FREND1_LNA_CURRENT_SHIFT             6
1086 #define RF_FREND1_LNA2MIX_CURRENT_SHIFT         4
1087 #define RF_FREND1_LODIV_BUF_CURRENT_RX_SHIFT    2
1088 #define RF_FREND1_MIX_CURRENT_SHIFT             0
1089
1090 __xdata __at (0xdf1b) uint8_t RF_FREND0;
1091 #define RF_FREND0_OFF   0x1b
1092
1093 #define RF_FREND0_LODIV_BUF_CURRENT_TX_MASK     (0x3 << 4)
1094 #define RF_FREND0_LODIV_BUF_CURRENT_TX_SHIFT    4
1095 #define RF_FREND0_PA_POWER_MASK                 (0x7)
1096 #define RF_FREND0_PA_POWER_SHIFT                0
1097
1098 __xdata __at (0xdf1c) uint8_t RF_FSCAL3;
1099 #define RF_FSCAL3_OFF   0x1c
1100
1101 __xdata __at (0xdf1d) uint8_t RF_FSCAL2;
1102 #define RF_FSCAL2_OFF   0x1d
1103
1104 __xdata __at (0xdf1e) uint8_t RF_FSCAL1;
1105 #define RF_FSCAL1_OFF   0x1e
1106
1107 __xdata __at (0xdf1f) uint8_t RF_FSCAL0;
1108 #define RF_FSCAL0_OFF   0x1f
1109
1110 __xdata __at (0xdf23) uint8_t RF_TEST2;
1111 #define RF_TEST2_OFF    0x23
1112
1113 #define RF_TEST2_NORMAL_MAGIC           0x88
1114 #define RF_TEST2_RX_LOW_DATA_RATE_MAGIC 0x81
1115
1116 __xdata __at (0xdf24) uint8_t RF_TEST1;
1117 #define RF_TEST1_OFF    0x24
1118
1119 #define RF_TEST1_TX_MAGIC               0x31
1120 #define RF_TEST1_RX_LOW_DATA_RATE_MAGIC 0x35
1121
1122 __xdata __at (0xdf25) uint8_t RF_TEST0;
1123 #define RF_TEST0_OFF    0x25
1124
1125 #define RF_TEST0_7_2_MASK               (0xfc)
1126 #define RF_TEST0_VCO_SEL_CAL_EN         (1 << 1)
1127 #define RF_TEST0_0_MASK                 (1)
1128
1129 /* These are undocumented, and must be computed
1130  * using the provided tool.
1131  */
1132 __xdata __at (0xdf27) uint8_t RF_PA_TABLE7;
1133 #define RF_PA_TABLE7_OFF        0x27
1134
1135 __xdata __at (0xdf28) uint8_t RF_PA_TABLE6;
1136 #define RF_PA_TABLE6_OFF        0x28
1137
1138 __xdata __at (0xdf29) uint8_t RF_PA_TABLE5;
1139 #define RF_PA_TABLE5_OFF        0x29
1140
1141 __xdata __at (0xdf2a) uint8_t RF_PA_TABLE4;
1142 #define RF_PA_TABLE4_OFF        0x2a
1143
1144 __xdata __at (0xdf2b) uint8_t RF_PA_TABLE3;
1145 #define RF_PA_TABLE3_OFF        0x2b
1146
1147 __xdata __at (0xdf2c) uint8_t RF_PA_TABLE2;
1148 #define RF_PA_TABLE2_OFF        0x2c
1149
1150 __xdata __at (0xdf2d) uint8_t RF_PA_TABLE1;
1151 #define RF_PA_TABLE1_OFF        0x2d
1152
1153 __xdata __at (0xdf2e) uint8_t RF_PA_TABLE0;
1154 #define RF_PA_TABLE0_OFF        0x2e
1155
1156 __xdata __at (0xdf36) uint8_t RF_PARTNUM;
1157 #define RF_PARTNUM_OFF  0x36
1158
1159 __xdata __at (0xdf37) uint8_t RF_VERSION;
1160 #define RF_VERSION_OFF  0x37
1161
1162 __xdata __at (0xdf38) uint8_t RF_FREQEST;
1163 #define RF_FREQEST_OFF  0x38
1164
1165 __xdata __at (0xdf39) uint8_t RF_LQI;
1166 #define RF_LQI_OFF      0x39
1167
1168 #define RF_LQI_CRC_OK                   (1 << 7)
1169 #define RF_LQI_LQI_EST_MASK             (0x7f)
1170
1171 __xdata __at (0xdf3a) uint8_t RF_RSSI;
1172 #define RF_RSSI_OFF     0x3a
1173
1174 __xdata __at (0xdf3b) uint8_t RF_MARCSTATE;
1175 #define RF_MARCSTATE_OFF        0x3b
1176
1177 #define RF_MARCSTATE_MASK               0x1f
1178 #define RF_MARCSTATE_SLEEP              0x00
1179 #define RF_MARCSTATE_IDLE               0x01
1180 #define RF_MARCSTATE_VCOON_MC           0x03
1181 #define RF_MARCSTATE_REGON_MC           0x04
1182 #define RF_MARCSTATE_MANCAL             0x05
1183 #define RF_MARCSTATE_VCOON              0x06
1184 #define RF_MARCSTATE_REGON              0x07
1185 #define RF_MARCSTATE_STARTCAL           0x08
1186 #define RF_MARCSTATE_BWBOOST            0x09
1187 #define RF_MARCSTATE_FS_LOCK            0x0a
1188 #define RF_MARCSTATE_IFADCON            0x0b
1189 #define RF_MARCSTATE_ENDCAL             0x0c
1190 #define RF_MARCSTATE_RX                 0x0d
1191 #define RF_MARCSTATE_RX_END             0x0e
1192 #define RF_MARCSTATE_RX_RST             0x0f
1193 #define RF_MARCSTATE_TXRX_SWITCH        0x10
1194 #define RF_MARCSTATE_RX_OVERFLOW        0x11
1195 #define RF_MARCSTATE_FSTXON             0x12
1196 #define RF_MARCSTATE_TX                 0x13
1197 #define RF_MARCSTATE_TX_END             0x14
1198 #define RF_MARCSTATE_RXTX_SWITCH        0x15
1199 #define RF_MARCSTATE_TX_UNDERFLOW       0x16
1200
1201
1202 __xdata __at (0xdf3c) uint8_t RF_PKTSTATUS;
1203 #define RF_PKTSTATUS_OFF        0x3c
1204
1205 #define RF_PKTSTATUS_CRC_OK             (1 << 7)
1206 #define RF_PKTSTATUS_CS                 (1 << 6)
1207 #define RF_PKTSTATUS_PQT_REACHED        (1 << 5)
1208 #define RF_PKTSTATUS_CCA                (1 << 4)
1209 #define RF_PKTSTATUS_SFD                (1 << 3)
1210
1211 __xdata __at (0xdf3d) uint8_t RF_VCO_VC_DAC;
1212 #define RF_VCO_VC_DAC_OFF       0x3d
1213
1214 #endif