git.gag.com Git - debian/gnuradio/blob - usrp2/fpga/simple_gemac/simple_gemac_wrapper.v

   1
   2 module simple_gemac_wrapper
   3   (input clk125, input reset,
   4    // GMII
   5    output GMII_GTX_CLK, output GMII_TX_EN, output GMII_TX_ER, output [7:0] GMII_TXD,
   6    input GMII_RX_CLK, input GMII_RX_DV, input GMII_RX_ER, input [7:0] GMII_RXD,
   7
   8    // Flow Control Interface
   9    input pause_req, input [15:0] pause_time,
  10
  11    // Client FIFO Interfaces
  12    input sys_clk,
  13    output [35:0] rx_f36_data, output rx_f36_src_rdy, input rx_f36_dst_rdy,
  14    input [35:0] tx_f36_data, input tx_f36_src_rdy, output tx_f36_dst_rdy,
  15
  16    // Wishbone Interface
  17    input wb_clk, input wb_rst, input wb_stb, input wb_cyc, output wb_ack, input wb_we,
  18    input [7:0] wb_adr, input [31:0] wb_dat_i, output [31:0] wb_dat_o,
  19
  20    // MIIM
  21    inout mdio, output mdc,
  22    output [31:0] debug);
  23
  24    wire [7:0] rx_data, tx_data;
  25    wire       tx_clk, tx_valid, tx_error, tx_ack;
  26    wire       rx_clk, rx_valid, rx_error, rx_ack;
  27
  28    wire [47:0] ucast_addr, mcast_addr;
  29    wire pass_ucast, pass_mcast, pass_bcast, pass_pause, pass_all, pause_en;
  30
  31    wire rst_rxclk, rst_txclk;
  32    reset_sync reset_sync_tx (.clk(tx_clk),.reset_in(reset),.reset_out(tx_reset));
  33    reset_sync reset_sync_rx (.clk(rx_clk),.reset_in(reset),.reset_out(rx_reset));
  34
  35    simple_gemac simple_gemac
  36      (.clk125(clk125),  .reset(reset),
  37       .GMII_GTX_CLK(GMII_GTX_CLK), .GMII_TX_EN(GMII_TX_EN),
  38       .GMII_TX_ER(GMII_TX_ER), .GMII_TXD(GMII_TXD),
  39       .GMII_RX_CLK(GMII_RX_CLK), .GMII_RX_DV(GMII_RX_DV),
  40       .GMII_RX_ER(GMII_RX_ER), .GMII_RXD(GMII_RXD),
  41       .pause_req(pause_req), .pause_time(pause_time), .pause_en(1),
  42       .ucast_addr(ucast_addr), .mcast_addr(mcast_addr),
  43       .pass_ucast(pass_ucast), .pass_mcast(pass_mcast), .pass_bcast(pass_bcast),
  44       .pass_pause(pass_pause), .pass_all(pass_all),
  45       .rx_clk(rx_clk), .rx_data(rx_data),
  46       .rx_valid(rx_valid), .rx_error(rx_error), .rx_ack(rx_ack),
  47       .tx_clk(tx_clk), .tx_data(tx_data),
  48       .tx_valid(tx_valid), .tx_error(tx_error), .tx_ack(tx_ack)
  49       );
  50
  51    simple_gemac_wb simple_gemac_wb
  52      (.wb_clk(wb_clk), .wb_rst(wb_rst),
  53       .wb_cyc(wb_cyc), .wb_stb(wb_stb), .wb_ack(wb_ack), .wb_we(wb_we),
  54       .wb_adr(wb_adr), .wb_dat_i(wb_dat_i), .wb_dat_o(wb_dat_o),
  55       .mdio(mdio), .mdc(mdc),
  56       .ucast_addr(ucast_addr), .mcast_addr(mcast_addr),
  57       .pass_ucast(pass_ucast), .pass_mcast(pass_mcast), .pass_bcast(pass_bcast),
  58       .pass_pause(pass_pause), .pass_all(pass_all), .pause_en(pause_en) );
  59
  60    // RX FIFO Chain
  61    wire rx_ll_sof, rx_ll_eof, rx_ll_src_rdy, rx_ll_dst_rdy;
  62    wire rx_ll_sof2, rx_ll_eof2, rx_ll_src_rdy2_n, rx_ll_dst_rdy2;
  63    wire [7:0] rx_ll_data, rx_ll_data2;
  64    wire [35:0] rx_f36_data_int1;
  65    wire        rx_f36_src_rdy_int1, rx_f36_dst_rdy_int1;
  66
  67    rxmac_to_ll8 rx_adapt
  68      (.clk(rx_clk), .reset(rx_reset), .clear(0),
  69       .rx_data(rx_data), .rx_valid(rx_valid), .rx_error(rx_error), .rx_ack(rx_ack),
  70       .ll_data(rx_ll_data), .ll_sof(rx_ll_sof), .ll_eof(rx_ll_eof), .ll_error(rx_ll_error),
  71       .ll_src_rdy(rx_ll_src_rdy), .ll_dst_rdy(rx_ll_dst_rdy));
  72
  73    ll8_shortfifo rx_sfifo
  74      (.clk(rx_clk), .reset(rx_reset), .clear(0),
  75       .datain(rx_ll_data), .sof_i(rx_ll_sof), .eof_i(rx_ll_eof),
  76       .error_i(rx_ll_error), .src_rdy_i(rx_ll_src_rdy), .dst_rdy_o(rx_ll_dst_rdy),
  77       .dataout(rx_ll_data2), .sof_o(rx_ll_sof2), .eof_o(rx_ll_eof2),
  78       .error_o(rx_ll_error2), .src_rdy_o(rx_ll_src_rdy2), .dst_rdy_i(~rx_ll_dst_rdy2_n));
  79
  80    ll8_to_fifo36 ll8_to_fifo36
  81      (.clk(rx_clk), .reset(rx_reset), .clear(0),
  82       .ll_data(rx_ll_data2), .ll_sof_n(~rx_ll_sof2), .ll_eof_n(~rx_ll_eof2),
  83       .ll_src_rdy_n(~rx_ll_src_rdy2), .ll_dst_rdy_n(rx_ll_dst_rdy2_n),
  84       .f36_data(rx_f36_data_int1), .f36_src_rdy_o(rx_f36_src_rdy_int1), .f36_dst_rdy_i(rx_f36_dst_rdy_int1));
  85
  86    cascadefifo_2clock #(.DWIDTH(36), .AWIDTH(9)) rx_2clk_fifo
  87      (.wclk(rx_clk), .datain(rx_f36_data_int1),
  88       .src_rdy_i(rx_f36_src_rdy_int1), .dst_rdy_o(rx_f36_dst_rdy_int1), .level_wclk(),
  89       .rclk(sys_clk), .dataout(rx_f36_data),
  90       .src_rdy_o(rx_f36_src_rdy), .dst_rdy_i(rx_f36_dst_rdy), .level_rclk(), .arst(reset));
  91
  92    // TX FIFO Chain
  93    wire tx_ll_sof, tx_ll_eof, tx_ll_src_rdy, tx_ll_dst_rdy;
  94    wire tx_ll_sof2, tx_ll_eof2, tx_ll_src_rdy2, tx_ll_dst_rdy2;
  95    wire tx_ll_sof2_n, tx_ll_eof2_n, tx_ll_src_rdy2_n, tx_ll_dst_rdy2_n;
  96    wire [7:0] tx_ll_data, tx_ll_data2;
  97    wire [35:0] tx_f36_data_int1;
  98    wire        tx_f36_src_rdy_int1, tx_f36_dst_rdy_int1;
  99
 100    cascadefifo_2clock #(.DWIDTH(36), .AWIDTH(9)) tx_2clk_fifo
 101      (.wclk(sys_clk), .datain(tx_f36_data),
 102       .src_rdy_i(tx_f36_src_rdy), .dst_rdy_o(tx_f36_dst_rdy), .level_wclk(),
 103       .rclk(tx_clk), .dataout(tx_f36_data_int1),
 104       .src_rdy_o(tx_f36_src_rdy_int1), .dst_rdy_i(tx_f36_dst_rdy_int1), .level_rclk(), .arst(reset));
 105
 106    fifo36_to_ll8 fifo36_to_ll8
 107      (.clk(tx_clk), .reset(tx_reset), .clear(clear),
 108       .f36_data(tx_f36_data_int1), .f36_src_rdy_i(tx_f36_src_rdy_int1), .f36_dst_rdy_o(tx_f36_dst_rdy_int1),
 109       .ll_data(tx_ll_data2), .ll_sof_n(tx_ll_sof2_n), .ll_eof_n(tx_ll_eof2_n),
 110       .ll_src_rdy_n(tx_ll_src_rdy2_n), .ll_dst_rdy_n(tx_ll_dst_rdy2_n));
 111
 112    assign tx_ll_sof2        = ~tx_ll_sof2_n;
 113    assign tx_ll_eof2        = ~tx_ll_eof2_n;
 114    assign tx_ll_src_rdy2    = ~tx_ll_src_rdy2_n;
 115    assign tx_ll_dst_rdy2_n  = ~tx_ll_dst_rdy2;
 116
 117    ll8_shortfifo tx_sfifo
 118      (.clk(rx_clk), .reset(tx_reset), .clear(clear),
 119       .datain(tx_ll_data2), .sof_i(tx_ll_sof2), .eof_i(tx_ll_eof2),
 120       .error_i(0), .src_rdy_i(tx_ll_src_rdy2), .dst_rdy_o(tx_ll_dst_rdy2),
 121       .dataout(tx_ll_data), .sof_o(tx_ll_sof), .eof_o(tx_ll_eof),
 122       .error_o(), .src_rdy_o(tx_ll_src_rdy), .dst_rdy_i(tx_ll_dst_rdy));
 123
 124    ll8_to_txmac ll8_to_txmac
 125      (.clk(tx_clk), .reset(tx_reset), .clear(clear),
 126       .ll_data(tx_ll_data), .ll_sof(tx_ll_sof), .ll_eof(tx_ll_eof),
 127       .ll_src_rdy(tx_ll_src_rdy), .ll_dst_rdy(tx_ll_dst_rdy),
 128       .tx_data(tx_data), .tx_valid(tx_valid), .tx_error(tx_error), .tx_ack(tx_ack));
 129
 130    assign debug  = { { tx_ll_data },
 131                      { tx_ll_sof, tx_ll_eof, tx_ll_src_rdy, tx_ll_dst_rdy,
 132                        tx_ll_sof2, tx_ll_eof2, tx_ll_src_rdy2, tx_ll_dst_rdy2 },
 133                      { tx_valid, tx_error, tx_ack, tx_f36_src_rdy_int1, tx_f36_dst_rdy_int1, tx_f36_data_int1[34:32]},
 134                      { tx_data} };
 135 endmodule // simple_gemac_wrapper