2 `define DSP_CORE_RX_BASE 160
5 input set_stb, input [7:0] set_addr, input [31:0] set_data,
7 input [13:0] adc_a, input adc_ovf_a,
8 input [13:0] adc_b, input adc_ovf_b,
15 wire [15:0] scale_i, scale_q;
16 wire [31:0] phase_inc;
19 wire [23:0] i_decim, q_decim;
20 wire [7:0] decim_rate;
22 setting_reg #(.my_addr(`DSP_CORE_RX_BASE+0)) sr_0
23 (.clk(clk),.rst(rst),.strobe(set_stb),.addr(set_addr),
24 .in(set_data),.out(phase_inc),.changed());
26 setting_reg #(.my_addr(`DSP_CORE_RX_BASE+1)) sr_1
27 (.clk(clk),.rst(rst),.strobe(set_stb),.addr(set_addr),
28 .in(set_data),.out({scale_i,scale_q}),.changed());
30 setting_reg #(.my_addr(`DSP_CORE_RX_BASE+2)) sr_2
31 (.clk(clk),.rst(rst),.strobe(set_stb),.addr(set_addr),
32 .in(set_data),.out(decim_rate),.changed());
34 strobe_gen strobe_gen(.clock(clk),.reset(rst),.enable(run),.rate(decim_rate),
35 .strobe_in(1),.strobe(strobe) );
37 reg [15:0] i_out, q_out;
38 assign sample = {i_out,q_out};
58 else if (run & ~run_d1)
62 endmodule // dsp_core_rx