git.gag.com Git - debian/gnuradio/blob - usrp2/fpga/opencores/wb_conbus/bench/verilog/tests.v

   1 /////////////////////////////////////////////////////////////////////
   2 ////                                                             ////
   3 ////  WISHBONE Connection Matrix Test Cases                      ////
   4 ////                                                             ////
   5 ////                                                             ////
   6 ////  Author: Rudolf Usselmann                                   ////
   7 ////          rudi@asics.ws                                      ////
   8 ////                                                             ////
   9 ////                                                             ////
  10 ////  Downloaded from: http://www.opencores.org/cores/wb_dma/    ////
  11 ////                                                             ////
  12 /////////////////////////////////////////////////////////////////////
  13 ////                                                             ////
  14 //// Copyright (C) 2000 Rudolf Usselmann                         ////
  15 ////                    rudi@asics.ws                            ////
  16 ////                                                             ////
  17 //// This source file may be used and distributed without        ////
  18 //// restriction provided that this copyright statement is not   ////
  19 //// removed from the file and that any derivative work contains ////
  20 //// the original copyright notice and the associated disclaimer.////
  21 ////                                                             ////
  22 ////     THIS SOFTWARE IS PROVIDED ``AS IS'' AND WITHOUT ANY     ////
  23 //// EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED   ////
  24 //// TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS   ////
  25 //// FOR A PARTICULAR PURPOSE. IN NO EVENT SHALL THE AUTHOR      ////
  26 //// OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,         ////
  27 //// INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES    ////
  28 //// (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE   ////
  29 //// GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR        ////
  30 //// BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF  ////
  31 //// LIABILITY, WHETHER IN  CONTRACT, STRICT LIABILITY, OR TORT  ////
  32 //// (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT  ////
  33 //// OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE         ////
  34 //// POSSIBILITY OF SUCH DAMAGE.                                 ////
  35 ////                                                             ////
  36 /////////////////////////////////////////////////////////////////////
  37
  38 //  CVS Log
  39 //
  40 //  $Id: tests.v,v 1.1.1.1 2003/04/19 08:40:17 johny Exp $
  41 //
  42 //  $Date: 2003/04/19 08:40:17 $
  43 //  $Revision: 1.1.1.1 $
  44 //  $Author: johny $
  45 //  $Locker:  $
  46 //  $State: Exp $
  47 //
  48 // Change History:
  49 //               $Log: tests.v,v $
  50 //               Revision 1.1.1.1  2003/04/19 08:40:17  johny
  51 //               no message
  52 //
  53 //               Revision 1.1.1.1  2001/10/19 11:04:27  rudi
  54 //               WISHBONE CONMAX IP Core
  55 //
  56 //
  57 //
  58 //
  59 //
  60 //
  61
  62
  63 task show_errors;
  64
  65 begin
  66
  67 $display("\n");
  68 $display("     +--------------------+");
  69 $display("     |  Total ERRORS: %0d   |", error_cnt);
  70 $display("     +--------------------+");
  71
  72 end
  73 endtask
  74
  75
  76 task init_all_mem;
  77
  78 begin
  79         s0.fill_mem(1);
  80         s1.fill_mem(1);
  81         s2.fill_mem(1);
  82         s3.fill_mem(1);
  83         s4.fill_mem(1);
  84         s5.fill_mem(1);
  85         s6.fill_mem(1);
  86         s7.fill_mem(1);
  87
  88
  89         m0.mem_fill;
  90         m1.mem_fill;
  91         m2.mem_fill;
  92         m3.mem_fill;
  93         m4.mem_fill;
  94         m5.mem_fill;
  95         m6.mem_fill;
  96         m7.mem_fill;
  97
  98 end
  99 endtask
 100
 101
 102 task verify;
 103 input   master;
 104 input   slave;
 105 input   count;
 106
 107 integer         master, slave, count;
 108 begin
 109 verify_sub(master,slave,count,0,0);
 110 end
 111 endtask
 112
 113
 114 task verify_sub;
 115 input   master;
 116 input   slave;
 117 input   count;
 118 input   mo;
 119 input   so;
 120
 121 integer         master, slave, count;
 122 integer         mo, so;
 123 integer         o;
 124 integer         n;
 125 reg     [31:0]  mdata, sdata;
 126
 127 begin
 128
 129 //$display("V2: %0d %0d %0d %0d %0d",master, slave, count, mo,so);
 130
 131 for(n=0;n<count;n=n+1)
 132    begin
 133         case(master)
 134            0: mdata = m0.mem[n+mo];
 135            1: mdata = m1.mem[n+mo];
 136            2: mdata = m2.mem[n+mo];
 137            3: mdata = m3.mem[n+mo];
 138            4: mdata = m4.mem[n+mo];
 139            5: mdata = m5.mem[n+mo];
 140            6: mdata = m6.mem[n+mo];
 141            7: mdata = m7.mem[n+mo];
 142            default:
 143                 begin
 144                 $display("ERROR: Illegal Master %0d", master);
 145                 $finish;
 146                 end
 147         endcase
 148
 149         o = 0;
 150         case(master)
 151            0: o = 16'h000;
 152            1: o = 16'h040;
 153            2: o = 16'h080;
 154            3: o = 16'h0c0;
 155            4: o = 16'h100;
 156            5: o = 16'h140;
 157            6: o = 16'h180;
 158            7: o = 16'h1c0;
 159         endcase
 160
 161         case(slave)
 162            0: sdata = s0.mem[n+o+so];
 163            1: sdata = s1.mem[n+o+so];
 164            2: sdata = s2.mem[n+o+so];
 165            3: sdata = s3.mem[n+o+so];
 166            4: sdata = s4.mem[n+o+so];
 167            5: sdata = s5.mem[n+o+so];
 168            6: sdata = s6.mem[n+o+so];
 169            7: sdata = s7.mem[n+o+so];
 170            default:
 171                 begin
 172                 $display("ERROR: Illegal Slave %0d", slave);
 173                 $finish;
 174                 end
 175         endcase
 176
 177         //$display("INFO: Master[%0d]: %h - Slave[%0d]: %h (%0t)",
 178         //      master, mdata, slave, sdata, $time);
 179
 180         if(mdata !== sdata)
 181            begin
 182                 $display("ERROR: Master[%0d][%0d]: %h - Slave[%0d]: %h (%0t)",
 183                 master, n, mdata, slave, sdata, $time);
 184                 error_cnt = error_cnt + 1;
 185            end
 186    end
 187 end
 188
 189 endtask
 190
 191
 192 task test_arb1;
 193
 194 integer n, del;
 195 reg     [31:0]  data;
 196
 197 begin
 198
 199         $display("\n\n");
 200         $display("*****************************************************");
 201         $display("*** Arb. 1 Test ...                               ***");
 202         $display("*****************************************************\n");
 203
 204 del = 4;
 205 for(del = 0;del < 5; del=del+1 )
 206    begin
 207         $display("Delay: %0d", del);
 208         init_all_mem;
 209         m1.wb_wr1( 32'hff00_0000, 4'hf, 32'h0000_a5ff);
 210
 211         fork
 212            begin
 213                 m0.wb_rd_mult( 32'h0000_0000 + (0 << 28), 4'hf, del, 4);
 214                 m0.wb_rd1( 32'hff00_0000, 4'hf, data);
 215                 if(data !== 32'h0000_a5ff)
 216                    begin
 217                         $display("ERROR: RF read mismatch: Exp. 0, Got %h", data);
 218                         error_cnt = error_cnt + 1;
 219                    end
 220                 m0.wb_wr_mult( 32'h0000_0010 + (0 << 28), 4'hf, del, 4);
 221                 m0.wb_rd_mult( 32'h0000_0020 + (0 << 28), 4'hf, del, 4);
 222                 m0.wb_wr_mult( 32'h0000_0030 + (0 << 28), 4'hf, del, 4);
 223            end
 224
 225            begin
 226                 m1.wb_wr_mult( 32'h0000_0100 + (0 << 28), 4'hf, del, 4);
 227                 m1.wb_rd_mult( 32'h0000_0110 + (0 << 28), 4'hf, del, 4);
 228                 m1.wb_rd1( 32'hff00_0000, 4'hf, data);
 229                 if(data !== 32'h0000_a5ff)
 230                    begin
 231                         $display("ERROR: RF read mismatch: Exp. 0, Got %h", data);
 232                         error_cnt = error_cnt + 1;
 233                    end
 234                 m1.wb_wr_mult( 32'h0000_0120 + (0 << 28), 4'hf, del, 4);
 235                 m1.wb_rd_mult( 32'h0000_0130 + (0 << 28), 4'hf, del, 4);
 236            end
 237
 238            begin
 239                 m2.wb_rd_mult( 32'h0000_0200 + (0 << 28), 4'hf, del, 4);
 240                 m2.wb_wr_mult( 32'h0000_0210 + (0 << 28), 4'hf, del, 4);
 241                 m2.wb_rd_mult( 32'h0000_0220 + (0 << 28), 4'hf, del, 4);
 242                 m2.wb_rd1( 32'hff00_0000, 4'hf, data);
 243                 if(data !== 32'h0000_a5ff)
 244                    begin
 245                         $display("ERROR: RF read mismatch: Exp. 0, Got %h", data);
 246                         error_cnt = error_cnt + 1;
 247                    end
 248                 m2.wb_wr_mult( 32'h0000_0230 + (0 << 28), 4'hf, del, 4);
 249            end
 250
 251            begin
 252                 m3.wb_wr_mult( 32'h0000_0300 + (0 << 28), 4'hf, del, 4);
 253                 m3.wb_rd_mult( 32'h0000_0310 + (0 << 28), 4'hf, del, 4);
 254                 m3.wb_wr_mult( 32'h0000_0320 + (0 << 28), 4'hf, del, 4);
 255                 m3.wb_rd_mult( 32'h0000_0330 + (0 << 28), 4'hf, del, 4);
 256                 m3.wb_rd1( 32'hff00_0000, 4'hf, data);
 257                 if(data !== 32'h0000_a5ff)
 258                    begin
 259                         $display("ERROR: RF read mismatch: Exp. a5ff, Got %h", data);
 260                         error_cnt = error_cnt + 1;
 261                    end
 262            end
 263
 264            begin
 265                 m4.wb_rd_mult( 32'h0000_0400 + (1 << 28), 4'hf, del, 4);
 266                 m4.wb_wr_mult( 32'h0000_0410 + (1 << 28), 4'hf, del, 4);
 267                 m4.wb_rd_mult( 32'h0000_0420 + (1 << 28), 4'hf, del, 4);
 268                 m4.wb_wr_mult( 32'h0000_0430 + (1 << 28), 4'hf, del, 4);
 269            end
 270
 271            begin
 272                 m5.wb_rd_mult( 32'h0000_0500 + (1 << 28), 4'hf, del, 4);
 273                 m5.wb_wr_mult( 32'h0000_0510 + (1 << 28), 4'hf, del, 4);
 274                 m5.wb_rd_mult( 32'h0000_0520 + (1 << 28), 4'hf, del, 4);
 275                 m5.wb_wr_mult( 32'h0000_0530 + (1 << 28), 4'hf, del, 4);
 276            end
 277
 278            begin
 279                 m6.wb_wr_mult( 32'h0000_0600 + (7 << 28), 4'hf, del, 4);
 280                 m6.wb_rd_mult( 32'h0000_0610 + (7 << 28), 4'hf, del, 4);
 281                 m6.wb_wr_mult( 32'h0000_0620 + (7 << 28), 4'hf, del, 4);
 282                 m6.wb_rd_mult( 32'h0000_0630 + (7 << 28), 4'hf, del, 4);
 283            end
 284
 285            begin
 286                 m7.wb_wr_mult( 32'h0000_0700 + (7 << 28), 4'hf, del, 4);
 287                 m7.wb_rd_mult( 32'h0000_0710 + (7 << 28), 4'hf, del, 4);
 288                 m7.wb_wr_mult( 32'h0000_0720 + (7 << 28), 4'hf, del, 4);
 289                 m7.wb_rd_mult( 32'h0000_0730 + (7 << 28), 4'hf, del, 4);
 290            end
 291         join
 292
 293         verify(0,0,16);
 294         verify(1,0,16);
 295         verify(2,0,16);
 296         verify(3,0,16);
 297         verify(4,1,16);
 298         verify(5,1,16);
 299         verify(6,7,16);
 300         verify(7,7,16);
 301    end
 302         show_errors;
 303         $display("*****************************************************");
 304         $display("*** Test DONE ...                                 ***");
 305         $display("*****************************************************\n\n");
 306
 307 end
 308 endtask
 309
 310
 311 task test_arb2;
 312
 313 integer         m, del, siz;
 314 integer         n, a, b;
 315 time            t[0:7];
 316 reg     [1:0]   p[0:7];
 317
 318 begin
 319
 320         $display("\n\n");
 321         $display("*****************************************************");
 322         $display("*** Arb. 2 Test ...                               ***");
 323         $display("*****************************************************\n");
 324
 325
 326 siz = 4;
 327 del = 0;
 328 m=0;
 329 for(m=0;m<32;m=m+1)
 330 for(del=0;del<7;del=del+1)
 331 for(siz=1;siz<5;siz=siz+1)
 332    begin
 333
 334         init_all_mem;
 335         $display("Mode: %0d del: %0d, siz: %0d", m, del, siz);
 336
 337         case(m)
 338            0:
 339                 begin
 340                 p[7] = 2'd3;    // M 7
 341                 p[6] = 2'd1;    // M 6
 342                 p[5] = 2'd2;    // M 5
 343                 p[4] = 2'd3;    // M 4
 344                 p[3] = 2'd0;    // M 3
 345                 p[2] = 2'd1;    // M 2
 346                 p[1] = 2'd0;    // M 1
 347                 p[0] = 2'd2;    // M 0
 348                 end
 349
 350             4:
 351                 begin
 352                 p[7] = 2'd0;    // M 7
 353                 p[6] = 2'd1;    // M 6
 354                 p[5] = 2'd2;    // M 5
 355                 p[4] = 2'd3;    // M 4
 356                 p[3] = 2'd3;    // M 3
 357                 p[2] = 2'd2;    // M 2
 358                 p[1] = 2'd1;    // M 1
 359                 p[0] = 2'd0;    // M 0
 360                 end
 361
 362             8:
 363                 begin
 364                 p[7] = 2'd3;    // M 7
 365                 p[6] = 2'd2;    // M 6
 366                 p[5] = 2'd1;    // M 5
 367                 p[4] = 2'd0;    // M 4
 368                 p[3] = 2'd0;    // M 3
 369                 p[2] = 2'd1;    // M 2
 370                 p[1] = 2'd2;    // M 1
 371                 p[0] = 2'd3;    // M 0
 372                 end
 373
 374             12:
 375                 begin
 376                 p[7] = 2'd3;    // M 7
 377                 p[6] = 2'd3;    // M 6
 378                 p[5] = 2'd3;    // M 5
 379                 p[4] = 2'd0;    // M 4
 380                 p[3] = 2'd0;    // M 3
 381                 p[2] = 2'd0;    // M 2
 382                 p[1] = 2'd1;    // M 1
 383                 p[0] = 2'd1;    // M 0
 384                 end
 385
 386             16:
 387                 begin
 388                 p[7] = 2'd0;    // M 7
 389                 p[6] = 2'd0;    // M 6
 390                 p[5] = 2'd0;    // M 5
 391                 p[4] = 2'd0;    // M 4
 392                 p[3] = 2'd1;    // M 3
 393                 p[2] = 2'd1;    // M 2
 394                 p[1] = 2'd3;    // M 1
 395                 p[0] = 2'd3;    // M 0
 396                 end
 397
 398             20:
 399                 begin
 400                 p[7] = 2'd3;    // M 7
 401                 p[6] = 2'd0;    // M 6
 402                 p[5] = 2'd2;    // M 5
 403                 p[4] = 2'd0;    // M 4
 404                 p[3] = 2'd1;    // M 3
 405                 p[2] = 2'd0;    // M 2
 406                 p[1] = 2'd0;    // M 1
 407                 p[0] = 2'd0;    // M 0
 408                 end
 409
 410             24:
 411                 begin
 412                 p[7] = 2'd0;    // M 7
 413                 p[6] = 2'd0;    // M 6
 414                 p[5] = 2'd1;    // M 5
 415                 p[4] = 2'd0;    // M 4
 416                 p[3] = 2'd0;    // M 3
 417                 p[2] = 2'd2;    // M 2
 418                 p[1] = 2'd0;    // M 1
 419                 p[0] = 2'd3;    // M 0
 420                 end
 421
 422             28:
 423                 begin
 424                 p[7] = 2'd0;    // M 7
 425                 p[6] = 2'd0;    // M 6
 426                 p[5] = 2'd1;    // M 5
 427                 p[4] = 2'd0;    // M 4
 428                 p[3] = 2'd0;    // M 3
 429                 p[2] = 2'd0;    // M 2
 430                 p[1] = 2'd0;    // M 1
 431                 p[0] = 2'd3;    // M 0
 432                 end
 433
 434             default:
 435                 begin
 436                 p[7] = p[7] + 1;// M 7
 437                 p[6] = p[6] + 1;// M 6
 438                 p[5] = p[5] + 1;// M 5
 439                 p[4] = p[4] + 1;// M 4
 440                 p[3] = p[3] + 1;// M 3
 441                 p[2] = p[2] + 1;// M 2
 442                 p[1] = p[1] + 1;// M 1
 443                 p[0] = p[0] + 1;// M 0
 444                 end
 445         endcase
 446
 447         m1.wb_wr1( 32'hff00_0000, 4'hf, {16'h0000, p[7], p[6], p[5],
 448                         p[4], p[3], p[2], p[1], p[0]} );
 449
 450         @(posedge clk);
 451         fork
 452            begin
 453                 repeat(del)     @(posedge clk);
 454                 m0.wb_wr_mult( 32'h0000_0000             , 4'hf, del, siz);
 455                 repeat(del)     @(posedge clk);
 456                 m0.wb_rd_mult( 32'h0000_0000 + (siz *  4), 4'hf, del, siz);
 457                 repeat(del)     @(posedge clk);
 458                 m0.wb_wr_mult( 32'h0000_0000 + (siz *  8), 4'hf, del, siz);
 459                 repeat(del)     @(posedge clk);
 460                 m0.wb_rd_mult( 32'h0000_0000 + (siz * 12), 4'hf, del, siz);
 461                 t[0] = $time;
 462            end
 463
 464            begin
 465                 repeat(del)     @(posedge clk);
 466                 m1.wb_rd_mult( 32'h0000_0100             , 4'hf, del, siz);
 467                 repeat(del)     @(posedge clk);
 468                 m1.wb_wr_mult( 32'h0000_0100 + (siz *  4), 4'hf, del, siz);
 469                 repeat(del)     @(posedge clk);
 470                 m1.wb_rd_mult( 32'h0000_0100 + (siz *  8), 4'hf, del, siz);
 471                 repeat(del)     @(posedge clk);
 472                 m1.wb_wr_mult( 32'h0000_0100 + (siz * 12), 4'hf, del, siz);
 473                 t[1] = $time;
 474            end
 475
 476            begin
 477                 repeat(del)     @(posedge clk);
 478                 m2.wb_wr_mult( 32'h0000_0200             , 4'hf, del, siz);
 479                 repeat(del)     @(posedge clk);
 480                 m2.wb_rd_mult( 32'h0000_0200 + (siz *  4), 4'hf, del, siz);
 481                 repeat(del)     @(posedge clk);
 482                 m2.wb_wr_mult( 32'h0000_0200 + (siz *  8), 4'hf, del, siz);
 483                 repeat(del)     @(posedge clk);
 484                 m2.wb_rd_mult( 32'h0000_0200 + (siz * 12), 4'hf, del, siz);
 485                 t[2] = $time;
 486            end
 487
 488            begin
 489                 repeat(del)     @(posedge clk);
 490                 m3.wb_rd_mult( 32'h0000_0300             , 4'hf, del, siz);
 491                 repeat(del)     @(posedge clk);
 492                 m3.wb_wr_mult( 32'h0000_0300 + (siz *  4), 4'hf, del, siz);
 493                 repeat(del)     @(posedge clk);
 494                 m3.wb_rd_mult( 32'h0000_0300 + (siz *  8), 4'hf, del, siz);
 495                 repeat(del)     @(posedge clk);
 496                 m3.wb_wr_mult( 32'h0000_0300 + (siz * 12), 4'hf, del, siz);
 497                 t[3] = $time;
 498            end
 499
 500            begin
 501                 repeat(del)     @(posedge clk);
 502                 m4.wb_wr_mult( 32'h0000_0400             , 4'hf, del, siz);
 503                 repeat(del)     @(posedge clk);
 504                 m4.wb_rd_mult( 32'h0000_0400 + (siz *  4), 4'hf, del, siz);
 505                 repeat(del)     @(posedge clk);
 506                 m4.wb_wr_mult( 32'h0000_0400 + (siz *  8), 4'hf, del, siz);
 507                 repeat(del)     @(posedge clk);
 508                 m4.wb_rd_mult( 32'h0000_0400 + (siz * 12), 4'hf, del, siz);
 509                 t[4] = $time;
 510            end
 511
 512            begin
 513                 repeat(del)     @(posedge clk);
 514                 m5.wb_rd_mult( 32'h0000_0500             , 4'hf, del, siz);
 515                 repeat(del)     @(posedge clk);
 516                 m5.wb_wr_mult( 32'h0000_0500 + (siz *  4), 4'hf, del, siz);
 517                 repeat(del)     @(posedge clk);
 518                 m5.wb_rd_mult( 32'h0000_0500 + (siz *  8), 4'hf, del, siz);
 519                 repeat(del)     @(posedge clk);
 520                 m5.wb_wr_mult( 32'h0000_0500 + (siz * 12), 4'hf, del, siz);
 521                 t[5] = $time;
 522            end
 523
 524            begin
 525                 repeat(del)     @(posedge clk);
 526                 m6.wb_wr_mult( 32'h0000_0600             , 4'hf, del, siz);
 527                 repeat(del)     @(posedge clk);
 528                 m6.wb_rd_mult( 32'h0000_0600 + (siz *  4), 4'hf, del, siz);
 529                 repeat(del)     @(posedge clk);
 530                 m6.wb_wr_mult( 32'h0000_0600 + (siz *  8), 4'hf, del, siz);
 531                 repeat(del)     @(posedge clk);
 532                 m6.wb_rd_mult( 32'h0000_0600 + (siz * 12), 4'hf, del, siz);
 533                 t[6] = $time;
 534            end
 535
 536            begin
 537                 repeat(del)     @(posedge clk);
 538                 m7.wb_wr_mult( 32'h0000_0700             , 4'hf, del, siz);
 539                 repeat(del)     @(posedge clk);
 540                 m7.wb_rd_mult( 32'h0000_0700 + (siz *  4), 4'hf, del, siz);
 541                 repeat(del)     @(posedge clk);
 542                 m7.wb_wr_mult( 32'h0000_0700 + (siz *  8), 4'hf, del, siz);
 543                 repeat(del)     @(posedge clk);
 544                 m7.wb_rd_mult( 32'h0000_0700 + (siz * 12), 4'hf, del, siz);
 545                 t[7] = $time;
 546            end
 547
 548         join
 549
 550         verify(0,0,siz*4);
 551         verify(1,0,siz*4);
 552         verify(2,0,siz*4);
 553         verify(3,0,siz*4);
 554         verify(4,0,siz*4);
 555         verify(5,0,siz*4);
 556         verify(6,0,siz*4);
 557         verify(7,0,siz*4);
 558
 559         for(a=0;a<8;a=a+1)
 560         for(b=0;b<8;b=b+1)
 561                 if((t[a] < t[b]) & (p[a] <= p[b]) & (p[a] != p[b]) )
 562                    begin
 563                         $display("ERROR: Master %0d compleated before Master %0d", a, b);
 564                         $display("       M[%0d] pri: %0d (t: %0t)", a, p[a], t[a]);
 565                         $display("       M[%0d] pri: %0d (t: %0t)", b, p[b], t[b]);
 566                         error_cnt = error_cnt + 1;
 567                    end
 568    end
 569
 570         show_errors;
 571         $display("*****************************************************");
 572         $display("*** Test DONE ...                                 ***");
 573         $display("*****************************************************\n\n");
 574
 575 end
 576 endtask
 577
 578
 579
 580 task test_dp1;
 581
 582 integer n;
 583 reg     [3:0]   s, s1, s2, s3, s4, s5, s6, s7;
 584
 585 begin
 586
 587         $display("\n\n");
 588         $display("*****************************************************");
 589         $display("*** Datapath 1 Test ...                           ***");
 590         $display("*****************************************************\n");
 591
 592 s = 0;
 593
 594 for(n=0;n<8;n=n+1)
 595    begin
 596         init_all_mem;
 597         $display("Mode: %0d", n);
 598
 599         begin
 600                 m0.wb_wr_mult( 32'h0000_0000 + (s << 28), 4'hf, 0, 4);
 601                 m0.wb_rd_mult( 32'h0000_0010 + (s << 28), 4'hf, 0, 4);
 602                 m0.wb_wr_mult( 32'h0000_0020 + (s << 28), 4'hf, 0, 4);
 603                 m0.wb_rd_mult( 32'h0000_0030 + (s << 28), 4'hf, 0, 4);
 604         end
 605
 606         begin
 607                 m1.wb_wr_mult( 32'h0000_0100 + (s << 28), 4'hf, 0, 4);
 608                 m1.wb_rd_mult( 32'h0000_0110 + (s << 28), 4'hf, 0, 4);
 609                 m1.wb_wr_mult( 32'h0000_0120 + (s << 28), 4'hf, 0, 4);
 610                 m1.wb_rd_mult( 32'h0000_0130 + (s << 28), 4'hf, 0, 4);
 611         end
 612
 613         begin
 614                 m2.wb_wr_mult( 32'h0000_0200 + (s << 28), 4'hf, 0, 4);
 615                 m2.wb_rd_mult( 32'h0000_0210 + (s << 28), 4'hf, 0, 4);
 616                 m2.wb_wr_mult( 32'h0000_0220 + (s << 28), 4'hf, 0, 4);
 617                 m2.wb_rd_mult( 32'h0000_0230 + (s << 28), 4'hf, 0, 4);
 618         end
 619
 620         begin
 621                 m3.wb_wr_mult( 32'h0000_0300 + (s << 28), 4'hf, 0, 4);
 622                 m3.wb_rd_mult( 32'h0000_0310 + (s << 28), 4'hf, 0, 4);
 623                 m3.wb_wr_mult( 32'h0000_0320 + (s << 28), 4'hf, 0, 4);
 624                 m3.wb_rd_mult( 32'h0000_0330 + (s << 28), 4'hf, 0, 4);
 625         end
 626
 627         begin
 628                 m4.wb_wr_mult( 32'h0000_0400 + (s << 28), 4'hf, 0, 4);
 629                 m4.wb_rd_mult( 32'h0000_0410 + (s << 28), 4'hf, 0, 4);
 630                 m4.wb_wr_mult( 32'h0000_0420 + (s << 28), 4'hf, 0, 4);
 631                 m4.wb_rd_mult( 32'h0000_0430 + (s << 28), 4'hf, 0, 4);
 632         end
 633
 634         begin
 635                 m5.wb_wr_mult( 32'h0000_0500 + (s << 28), 4'hf, 0, 4);
 636                 m5.wb_rd_mult( 32'h0000_0510 + (s << 28), 4'hf, 0, 4);
 637                 m5.wb_wr_mult( 32'h0000_0520 + (s << 28), 4'hf, 0, 4);
 638                 m5.wb_rd_mult( 32'h0000_0530 + (s << 28), 4'hf, 0, 4);
 639         end
 640
 641         begin
 642                 m6.wb_wr_mult( 32'h0000_0600 + (s << 28), 4'hf, 0, 4);
 643                 m6.wb_rd_mult( 32'h0000_0610 + (s << 28), 4'hf, 0, 4);
 644                 m6.wb_wr_mult( 32'h0000_0620 + (s << 28), 4'hf, 0, 4);
 645                 m6.wb_rd_mult( 32'h0000_0630 + (s << 28), 4'hf, 0, 4);
 646         end
 647
 648         begin
 649                 m7.wb_wr_mult( 32'h0000_0700 + (s << 28), 4'hf, 0, 4);
 650                 m7.wb_rd_mult( 32'h0000_0710 + (s << 28), 4'hf, 0, 4);
 651                 m7.wb_wr_mult( 32'h0000_0720 + (s << 28), 4'hf, 0, 4);
 652                 m7.wb_rd_mult( 32'h0000_0730 + (s << 28), 4'hf, 0, 4);
 653         end
 654
 655
 656         verify(0,s,16);
 657         verify(1,s,16);
 658         verify(2,s,16);
 659         verify(3,s,16);
 660         verify(4,s,16);
 661         verify(5,s,16);
 662         verify(6,s,16);
 663         verify(7,s,16);
 664
 665         @(posedge clk);
 666
 667         s = s + 1;
 668 //      s1 = s1 + 1;
 669 //      s2 = s2 + 1;
 670 //      s3 = s3 + 1;
 671 //      s4 = s4 - 1;
 672 //      s5 = s5 - 1;
 673 //      s6 = s6 - 1;
 674 //      s7 = s7 - 1;
 675
 676         @(posedge clk);
 677
 678    end
 679
 680         show_errors;
 681         $display("*****************************************************");
 682         $display("*** Test DONE ...                                 ***");
 683         $display("*****************************************************\n\n");
 684
 685 end
 686 endtask
 687
 688 task test_dp2;
 689
 690 integer del;
 691 integer x0, x1, x2, x3, x4, x5, x6, x7;
 692 reg     [3:0]   m;
 693
 694 begin
 695
 696         $display("\n\n");
 697         $display("*****************************************************");
 698         $display("*** Datapath 2 Test ...                           ***");
 699         $display("*****************************************************\n");
 700
 701 del=0;
 702 for(del=0;del<5;del=del+1)
 703    begin
 704         init_all_mem;
 705         $display("Delay: %0d", del);
 706
 707 //      fork
 708
 709         begin
 710                 for(x0=0;x0<8;x0=x0+1)
 711                         m0.wb_rd_mult( 32'h0000_0000 + ((0+x0) << 28) + (x0<<4), 4'hf, del, 4);
 712         end
 713
 714         begin
 715                 for(x1=0;x1<8;x1=x1+1)
 716                         m1.wb_rd_mult( 32'h0000_0100 + ((0+x1) << 28) + (x1<<4), 4'hf, del, 4);
 717         end
 718
 719         begin
 720                 for(x2=0;x2<8;x2=x2+1)
 721                         m2.wb_rd_mult( 32'h0000_0200 + ((0+x2) << 28) + (x2<<4), 4'hf, del, 4);
 722
 723         end
 724
 725         begin
 726                 for(x3=0;x3<8;x3=x3+1)
 727                         m3.wb_rd_mult( 32'h0000_0300 + ((0+x3) << 28) + (x3<<4), 4'hf, del, 4);
 728         end
 729
 730         begin
 731                 for(x4=0;x4<8;x4=x4+1)
 732                         m4.wb_rd_mult( 32'h0000_0400 + ((0+x4) << 28) + (x4<<4), 4'hf, del, 4);
 733         end
 734
 735         begin
 736                 for(x5=0;x5<8;x5=x5+1)
 737                         m5.wb_rd_mult( 32'h0000_0500 + ((0+x5) << 28) + (x5<<4), 4'hf, del, 4);
 738         end
 739
 740         begin
 741                 for(x6=0;x6<8;x6=x6+1)
 742                         m6.wb_rd_mult( 32'h0000_0600 + ((0+x6) << 28) + (x6<<4), 4'hf, del, 4);
 743         end
 744
 745         begin
 746                 for(x7=0;x7<8;x7=x7+1)
 747                         m7.wb_rd_mult( 32'h0000_0700 + ((0+x7) << 28) + (x7<<4), 4'hf, del, 4);
 748         end
 749 //      join
 750
 751         for(x1=0;x1<8;x1=x1+1)
 752         for(x0=0;x0<8;x0=x0+1)
 753            begin
 754 //              m = x0+x1;
 755                 verify_sub(x1,x0,4,(x0*4),(x0*4));
 756            end
 757
 758    end
 759
 760         show_errors;
 761         $display("*****************************************************");
 762         $display("*** Test DONE ...                                 ***");
 763         $display("*****************************************************\n\n");
 764
 765 end
 766 endtask
 767
 768
 769 task test_rf;
 770
 771 integer n, m;
 772 reg     [31:0]  wdata[0:15];
 773 reg     [31:0]  rdata[0:15];
 774 reg     [15:0]  rtmp, wtmp;
 775
 776 begin
 777
 778         $display("\n\n");
 779         $display("*****************************************************");
 780         $display("*** Register File Test ...                        ***");
 781         $display("*****************************************************\n");
 782
 783 for(m=0;m<5;m=m+1)
 784    begin
 785         $display("Mode: %0d", m);
 786
 787         for(n=0;n<16;n=n+1)
 788                 wdata[n] = $random;
 789
 790         for(n=0;n<16;n=n+1)
 791                 case(m)
 792                    0: m0.wb_wr1(32'hff00_0000 + (n << 2), 4'hf, wdata[n]);
 793                    1: m3.wb_wr1(32'hff00_0000 + (n << 2), 4'hf, wdata[n]);
 794                    2: m5.wb_wr1(32'hff00_0000 + (n << 2), 4'hf, wdata[n]);
 795                    3: m7.wb_wr1(32'hff00_0000 + (n << 2), 4'hf, wdata[n]);
 796                    4: m7.wb_wr1(32'hff00_0000 + (n << 2), 4'hf, wdata[n]);
 797                 endcase
 798
 799         for(n=0;n<16;n=n+1)
 800                 case(m)
 801                    0: m7.wb_rd1(32'hff00_0000 + (n << 2), 4'hf, rdata[n]);
 802                    1: m3.wb_rd1(32'hff00_0000 + (n << 2), 4'hf, rdata[n]);
 803                    2: m6.wb_rd1(32'hff00_0000 + (n << 2), 4'hf, rdata[n]);
 804                    3: m0.wb_rd1(32'hff00_0000 + (n << 2), 4'hf, rdata[n]);
 805                    4: m7.wb_rd1(32'hff00_0000 + (n << 2), 4'hf, rdata[n]);
 806                 endcase
 807
 808         for(n=0;n<16;n=n+1)
 809            begin
 810                 rtmp = rdata[n];
 811                 wtmp = wdata[n];
 812                 if(rtmp !== wtmp)
 813                    begin
 814                         $display("ERROR: RF[%0d] Mismatch. Expected: %h, Got: %h (%0t)",
 815                         n, wtmp, rtmp, $time);
 816                    end
 817            end
 818    end
 819
 820         show_errors;
 821         $display("*****************************************************");
 822         $display("*** Test DONE ...                                 ***");
 823         $display("*****************************************************\n\n");
 824
 825
 826 end
 827 endtask
 828