git.gag.com Git - debian/gnuradio/blob - usrp2/fpga/opencores/uart16550/doc/CHANGES.txt

   1 Note: This Changes file is being maintained since 25.5.2001.
   2
   3 29.07.2002
   4 ~~~~~~~~~~
   5 Reverted to have uart_defines.v file to be included in the verilog
   6 files. It seems that it's been a bad idea in the first place.
   7
   8 22.07.2002
   9 ~~~~~~~~~~
  10 Notice that this file hasn't been updated for a while so not all changed are present.
  11
  12 Bug Fixes:
  13  * Possible loss of sync and bad reception of stop bit on slow baud rates fixed.
  14   Problem reported by Kenny.Tung.
  15  * Bad (or lack of ) loopback handling fixed. Reported by Cherry Withers.
  16
  17 Improvements:
  18  * Made FIFO's as general inferrable memory where possible.
  19  So on FPGA they should be inferred as RAM (Distributed RAM on Xilinx).
  20  This saves about 1/3 of the Slice count and reduces P&R and synthesis times.
  21
  22  * Added optional baudrate output (baud_o).
  23  This is identical to BAUDOUT* signal on 16550 chip.
  24  It outputs 16xbit_clock_rate - the divided clock.
  25  It's disabled by default. Define UART_HAS_BAUDRATE_OUTPUT to use.
  26
  27 Note:
  28  The uart_defines.v file is no longer included in the source files.
  29  So keep this in mind when doing simulation. Add it manually.
  30  I've done this, so that you could you your own define files for
  31  different configurations. I need this for the IrDA core I develop.
  32  You can just uncomment the `includes if you want the old behaviour.
  33  The uart_fifo.v file is no longer used. Intead uart_rfifo.v and uart_tfifo.v
  34  file are now present. Also raminfr.v in the new inferred ram module.
  35
  36  Check the new core and I hope you'll like it.
  37
  38 10.08.2001
  39 ~~~~~~~~~~
  40 * Modified naming of top signals and defines to be unique and easy to integrate
  41 * Changed the directory structure of the core to new structure as described in OpenCores
  42   coding guidelines. !!!
  43 * Fixed (I hope) the detection of break condition
  44 * Added top level parameters for data width and address line width
  45
  46 23.06.2001
  47 ~~~~~~~~~~
  48
  49 * With the help of Bob Kirstein another two bugs were fixed:
  50    1. Trasmitter was sending stop bit two 16xclock cycle slonger than needed.
  51    2. Receiver was losing 1 16xclock cycle on each character and went out of sync.
  52
  53 * Major change:
  54     I have modified the divisor latch register to be 16-bit long instead of 32 as I thought was
  55     necessary for higher speed systems. Thanks to Rick Wright for pointing this out.
  56     So now, DL3 and DL4 register bytes are not used.
  57     Documentation is updated to follow this change.
  58
  59 * Note that more than 1 stop bit in a byte i snot implemented.
  60
  61 2.05.2001
  62 ~~~~~~~~~
  63
  64 * Fixed transmitter and receiver - the start and the stop bits were sent and received complemented.
  65   Big thanks go to Bob Kirstein for pointing this out to me.
  66
  67
  68 31.05.2001
  69 ~~~~~~~~~~
  70
  71 * Minor changes in register reading code
  72 * Changed FCR to be 2 bits wide (reset bits are not needed) and instead enabled the rx_reset and tx_reset
  73    signals which I forgot to implement.
  74 * Changed defines for FCR.
  75 * Cleaned ports that were not connected in top-level.
  76 * Changed the code to have only one FIFO module instead of two to overcome versioning problem on the cost of
  77    some additional gate count. UART_RX_FIFO was modified a little and renamed to UART_FIFO.
  78 * UART_RX_FIFO.v and UART_TX_FIFO.v files removed from the project.
  79 * Changes to receiver and transmitter modules concerning FIFO handling.
  80 * Commented out `include "UART_defines" in all files but UART_top.v and test bench.
  81 * Modified test bench a little for a little better check.
  82
  83
  84 29.05.2001
  85 ~~~~~~~~~~
  86
  87 * Fixed: Line Control Register block didn't have wb_rst_i in its sensitivity list
  88 * Fixed: Modem Status Register block didn't have wb_rst_i in its sensitivity list and didn't set reset value
  89 * Fixed rf_pop, lsr_mask, msi_reset and threi_clear not being synthesizable in release 1.7. (Thanks
  90         to Pavel Korenski for pointing this to me)
  91
  92
  93 27.05.2001
  94 ~~~~~~~~~~
  95
  96 Thanks to Rick Wright for pointing me many of my bugs.
  97
  98 * Fixed the rf_pop and lsr_mask flags not being deasserted.
  99 * Fixed Time-Out interrupt not being masked by bit 0 in IER
 100 * Fixed interrupt logic not being masked by IER
 101 * Fixed bit 0 (interrupt pending) of IIR being set incorrectly
 102 * Fixed Modem Status Register bits 3:0 handling (didn't work as should have)
 103 * Fixed modem status interrupt to be related to bits [3:0] (deltas) instead of the bits 7:4 of MSR.
 104    This way the interrupt is cleared upon reading from the MSR.
 105 * Fixed THRE interrupt not being reset by reading IIR
 106 * Changed Receiver and Transmitter FIFO, so that they do not use the FIFO_inc.v file because of problems
 107   with #include command.
 108 * Removed FIFO_inc.v from CVS tree.
 109
 110 * Updated specifications .pdf file
 111