git.gag.com Git - debian/gnuradio/blob - usrp2/fpga/opencores/ethernet_tri_mode/rtl/verilog/TECH/clkdiv2.v

   1 //////////////////////////////////////////////////////////////////////
   2 ////                                                              ////
   3 ////  CLK_DIV2.v                                                  ////
   4 ////                                                              ////
   5 ////  This file is part of the Ethernet IP core project           ////
   6 ////  http://www.opencores.org/projects.cgi/web/ethernet_tri_mode/////
   7 ////                                                              ////
   8 ////  Author(s):                                                  ////
   9 ////      - Jon Gao (gaojon@yahoo.com)                            ////
  10 ////                                                              ////
  11 ////                                                              ////
  12 //////////////////////////////////////////////////////////////////////
  13 ////                                                              ////
  14 //// Copyright (C) 2001 Authors                                   ////
  15 ////                                                              ////
  16 //// This source file may be used and distributed without         ////
  17 //// restriction provided that this copyright statement is not    ////
  18 //// removed from the file and that any derivative work contains  ////
  19 //// the original copyright notice and the associated disclaimer. ////
  20 ////                                                              ////
  21 //// This source file is free software; you can redistribute it   ////
  22 //// and/or modify it under the terms of the GNU Lesser General   ////
  23 //// Public License as published by the Free Software Foundation; ////
  24 //// either version 2.1 of the License, or (at your option) any   ////
  25 //// later version.                                               ////
  26 ////                                                              ////
  27 //// This source is distributed in the hope that it will be       ////
  28 //// useful, but WITHOUT ANY WARRANTY; without even the implied   ////
  29 //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR      ////
  30 //// PURPOSE.  See the GNU Lesser General Public License for more ////
  31 //// details.                                                     ////
  32 ////                                                              ////
  33 //// You should have received a copy of the GNU Lesser General    ////
  34 //// Public License along with this source; if not, download it   ////
  35 //// from http://www.opencores.org/lgpl.shtml                     ////
  36 ////                                                              ////
  37 //////////////////////////////////////////////////////////////////////
  38 //
  39 // CVS Revision History
  40 //
  41 // $Log: CLK_DIV2.v,v $
  42 // Revision 1.3  2006/01/19 14:07:56  maverickist
  43 // verification is complete.
  44 //
  45 // Revision 1.2  2005/12/16 06:44:20  Administrator
  46 // replaced tab with space.
  47 // passed 9.6k length frame test.
  48 //
  49 // Revision 1.1.1.1  2005/12/13 01:51:44  Administrator
  50 // no message
  51 //
  52
  53
  54 //////////////////////////////////////////////////////////////////////
  55 // This file can only used for simulation .
  56 // You need to replace it with your own element according to technology
  57 //////////////////////////////////////////////////////////////////////
  58
  59 module clkdiv2 (
  60 input       Reset,
  61 input       IN,
  62 output  reg OUT
  63 );
  64
  65 always @ (posedge IN or posedge Reset)
  66     if (Reset)
  67         OUT     <=0;
  68     else
  69         OUT     <=!OUT;
  70
  71 endmodule