git.gag.com Git - debian/gnuradio/blob - usrp2/fpga/control_lib/wb_regfile_2clock.v

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   2 module wb_regfile_2clock
   3   (input wb_clk_i,
   4    input wb_rst_i,
   5    input wb_stb_i,
   6    input wb_we_i,
   7    input [15:0] wb_adr_i,
   8    input [3:0] wb_sel_i,
   9    input [31:0] wb_dat_i,
  10    output [31:0] wb_dat_o,
  11    output wb_ack_o,
  12    input alt_clk,
  13    input alt_rst,
  14
  15    output reg [31:0] reg00,
  16    output reg [31:0] reg01,
  17    output reg [31:0] reg02,
  18    output reg [31:0] reg03,
  19    output reg [31:0] reg04,
  20    output reg [31:0] reg05,
  21    output reg [31:0] reg06,
  22    output reg [31:0] reg07
  23    );
  24
  25    reg [15:0]    addr_reg;
  26    reg [3:0]     sel_reg;
  27    reg [31:0]    dat_reg;
  28    reg           wr_ret1, wr_ret2, we_reg, stb_reg;
  29
  30    always @(posedge wb_clk_i)
  31      if(wb_rst_i)
  32        begin
  33           addr_reg <= 0;
  34           sel_reg <= 0;
  35           dat_reg <= 0;
  36        end
  37      else if(wb_stb_i & wb_we_i)
  38        begin
  39           addr_reg <= wb_adr_i;
  40           sel_reg <= wb_sel_i;
  41           dat_reg <= wb_dat_i;
  42        end
  43
  44    always @(posedge wb_clk_i)
  45      if(wb_rst_i)
  46        {we_reg,stb_reg} <= 2'b0;
  47      else
  48        {we_reg,stb_reg} <= {wb_we_i,wb_stb_i};
  49
  50    assign wb_ack_o = stb_reg;
  51
  52    always @(posedge alt_clk)
  53      if(alt_rst)
  54        {wr_ret2, wr_ret1} <= 2'b0;
  55      else
  56        {wr_ret2, wr_ret1} <= {wr_ret1, we_reg & stb_reg};
  57
  58    always @(posedge alt_clk)
  59      if(alt_rst)
  60        begin
  61           reg00 <= 0;
  62           reg01 <= 0;
  63           reg02 <= 0;
  64           reg03 <= 0;
  65           reg04 <= 0;
  66           reg05 <= 0;
  67           reg06 <= 0;
  68           reg07 <= 0;
  69        end // if (alt_rst)
  70      else if(wr_ret2)
  71        case(addr_reg[4:2])
  72          3'd0: reg00 <= { {sel_reg[3] ? dat_reg[31:24] : reg00[31:24]},
  73                           {sel_reg[2] ? dat_reg[23:16] : reg00[23:16]},
  74                           {sel_reg[1] ? dat_reg[15:8] : reg00[15:8]},
  75                           {sel_reg[0] ? dat_reg[7:0] : reg00[7:0]}};
  76          3'd1: reg01 <= { {sel_reg[3] ? dat_reg[31:24] : reg01[31:24]},
  77                           {sel_reg[2] ? dat_reg[23:16] : reg01[23:16]},
  78                           {sel_reg[1] ? dat_reg[15:8] : reg01[15:8]},
  79                           {sel_reg[0] ? dat_reg[7:0] : reg01[7:0]}};
  80          3'd2: reg02 <= { {sel_reg[3] ? dat_reg[31:24] : reg02[31:24]},
  81                           {sel_reg[2] ? dat_reg[23:16] : reg02[23:16]},
  82                           {sel_reg[1] ? dat_reg[15:8] : reg02[15:8]},
  83                           {sel_reg[0] ? dat_reg[7:0] : reg02[7:0]}};
  84          3'd3: reg03 <= { {sel_reg[3] ? dat_reg[31:24] : reg03[31:24]},
  85                           {sel_reg[2] ? dat_reg[23:16] : reg03[23:16]},
  86                           {sel_reg[1] ? dat_reg[15:8] : reg03[15:8]},
  87                           {sel_reg[0] ? dat_reg[7:0] : reg03[7:0]}};
  88          3'd4: reg04 <= { {sel_reg[3] ? dat_reg[31:24] : reg04[31:24]},
  89                           {sel_reg[2] ? dat_reg[23:16] : reg04[23:16]},
  90                           {sel_reg[1] ? dat_reg[15:8] : reg04[15:8]},
  91                           {sel_reg[0] ? dat_reg[7:0] : reg04[7:0]}};
  92          3'd5: reg05 <= { {sel_reg[3] ? dat_reg[31:24] : reg05[31:24]},
  93                           {sel_reg[2] ? dat_reg[23:16] : reg05[23:16]},
  94                           {sel_reg[1] ? dat_reg[15:8] : reg05[15:8]},
  95                           {sel_reg[0] ? dat_reg[7:0] : reg05[7:0]}};
  96          3'd6: reg06 <= { {sel_reg[3] ? dat_reg[31:24] : reg06[31:24]},
  97                           {sel_reg[2] ? dat_reg[23:16] : reg06[23:16]},
  98                           {sel_reg[1] ? dat_reg[15:8] : reg06[15:8]},
  99                           {sel_reg[0] ? dat_reg[7:0] : reg06[7:0]}};
 100          3'd7: reg07 <= { {sel_reg[3] ? dat_reg[31:24] : reg07[31:24]},
 101                           {sel_reg[2] ? dat_reg[23:16] : reg07[23:16]},
 102                           {sel_reg[1] ? dat_reg[15:8] : reg07[15:8]},
 103                           {sel_reg[0] ? dat_reg[7:0] : reg07[7:0]}};
 104        endcase // case(addr_reg[2:0])
 105
 106 endmodule // wb_regfile_2clock
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