git.gag.com Git - debian/gnuradio/blob - usrp/fpga/toplevel/usrp_std/usrp_std.v

   1 // -*- verilog -*-
   2 //
   3 //  USRP - Universal Software Radio Peripheral
   4 //
   5 //  Copyright (C) 2003,2004 Matt Ettus
   6 //
   7 //  This program is free software; you can redistribute it and/or modify
   8 //  it under the terms of the GNU General Public License as published by
   9 //  the Free Software Foundation; either version 2 of the License, or
  10 //  (at your option) any later version.
  11 //
  12 //  This program is distributed in the hope that it will be useful,
  13 //  but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 //  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 //  GNU General Public License for more details.
  16 //
  17 //  You should have received a copy of the GNU General Public License
  18 //  along with this program; if not, write to the Free Software
  19 //  Foundation, Inc., 51 Franklin Street, Boston, MA  02110-1301  USA
  20 //
  21
  22 // Top level module for a full setup with DUCs and DDCs
  23
  24 // Define DEBUG_OWNS_IO_PINS if we're using the daughterboard i/o pins
  25 // for debugging info.  NB, This can kill the m'board and/or d'board if you
  26 // have anything except basic d'boards installed.
  27
  28 // Uncomment the following to include optional circuitry
  29
  30 `include "config.vh"
  31 `include "../../../firmware/include/fpga_regs_common.v"
  32 `include "../../../firmware/include/fpga_regs_standard.v"
  33
  34 module usrp_std
  35 (output MYSTERY_SIGNAL,
  36  input master_clk,
  37  input SCLK,
  38  input SDI,
  39  inout SDO,
  40  input SEN_FPGA,
  41
  42  input FX2_1,
  43  output FX2_2,
  44  output FX2_3,
  45
  46  input wire [11:0] rx_a_a,
  47  input wire [11:0] rx_b_a,
  48  input wire [11:0] rx_a_b,
  49  input wire [11:0] rx_b_b,
  50
  51  output wire [13:0] tx_a,
  52  output wire [13:0] tx_b,
  53
  54  output wire TXSYNC_A,
  55  output wire TXSYNC_B,
  56
  57   // USB interface
  58  input usbclk,
  59  input wire [2:0] usbctl,
  60  output wire [1:0] usbrdy,
  61  inout [15:0] usbdata,  // NB Careful, inout
  62
  63  // These are the general purpose i/o's that go to the daughterboard slots
  64  inout wire [15:0] io_tx_a,
  65  inout wire [15:0] io_tx_b,
  66  inout wire [15:0] io_rx_a,
  67  inout wire [15:0] io_rx_b
  68  );
  69    wire [15:0] debugdata,debugctrl;
  70    assign MYSTERY_SIGNAL = 1'b0;
  71
  72    wire clk64,clk128;
  73
  74    wire WR = usbctl[0];
  75    wire RD = usbctl[1];
  76    wire OE = usbctl[2];
  77
  78    wire have_space, have_pkt_rdy;
  79    assign usbrdy[0] = have_space;
  80    assign usbrdy[1] = have_pkt_rdy;
  81
  82    wire   tx_underrun, rx_overrun;
  83    wire   clear_status = FX2_1;
  84    assign FX2_2 = rx_overrun;
  85    assign FX2_3 = tx_underrun;
  86
  87    wire [15:0] usbdata_out;
  88
  89    wire [3:0]  dac0mux,dac1mux,dac2mux,dac3mux;
  90
  91    wire        tx_realsignals;
  92    wire [3:0]  rx_numchan;
  93    wire [2:0]  tx_numchan;
  94
  95    wire [7:0]  interp_rate, decim_rate;
  96    wire [15:0] rx_debugbus;
  97    wire [31:0] tx_debugbus;
  98
  99    wire        enable_tx, enable_rx;
 100    wire        tx_dsp_reset, rx_dsp_reset, tx_bus_reset, rx_bus_reset;
 101    wire [7:0]  settings;
 102
 103    // Tri-state bus macro
 104    bustri bustri( .data(usbdata_out),.enabledt(OE),.tridata(usbdata) );
 105
 106    assign      clk64 = master_clk;
 107
 108    wire [15:0] ch0tx,ch1tx,ch2tx,ch3tx; //,ch4tx,ch5tx,ch6tx,ch7tx;
 109    wire [15:0] ch0rx,ch1rx,ch2rx,ch3rx,ch4rx,ch5rx,ch6rx,ch7rx;
 110
 111    // TX
 112    wire [15:0] i_out_0,i_out_1,q_out_0,q_out_1;
 113    wire [15:0] bb_tx_i0,bb_tx_q0,bb_tx_i1,bb_tx_q1;  // bb_tx_i2,bb_tx_q2,bb_tx_i3,bb_tx_q3;
 114
 115    wire        strobe_interp, tx_sample_strobe;
 116    wire        tx_empty;
 117
 118    wire        serial_strobe;
 119    wire [6:0]  serial_addr;
 120    wire [31:0] serial_data;
 121
 122    reg [15:0] debug_counter;
 123    reg [15:0] loopback_i_0,loopback_q_0;
 124
 125    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 126    // Transmit Side
 127 `ifdef TX_ON
 128    assign      bb_tx_i0 = ch0tx;
 129    assign      bb_tx_q0 = ch1tx;
 130    assign      bb_tx_i1 = ch2tx;
 131    assign      bb_tx_q1 = ch3tx;
 132
 133    tx_buffer tx_buffer
 134      ( .usbclk(usbclk), .bus_reset(tx_bus_reset),
 135        .usbdata(usbdata),.WR(WR), .have_space(have_space),
 136        .tx_underrun(tx_underrun), .clear_status(clear_status),
 137        .txclk(clk64), .reset(tx_dsp_reset),
 138        .channels({tx_numchan,1'b0}),
 139        .tx_i_0(ch0tx),.tx_q_0(ch1tx),
 140        .tx_i_1(ch2tx),.tx_q_1(ch3tx),
 141        .txstrobe(strobe_interp),
 142        .tx_empty(tx_empty),
 143        .debugbus(tx_debugbus) );
 144
 145  `ifdef TX_EN_0
 146    tx_chain tx_chain_0
 147      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 148        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 149        .interpolator_strobe(strobe_interp),.freq(),
 150        .i_in(bb_tx_i0),.q_in(bb_tx_q0),.i_out(i_out_0),.q_out(q_out_0) );
 151  `else
 152    assign      i_out_0=16'd0;
 153    assign      q_out_0=16'd0;
 154  `endif
 155
 156  `ifdef TX_EN_1
 157    tx_chain tx_chain_1
 158      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 159        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 160        .interpolator_strobe(strobe_interp),.freq(),
 161        .i_in(bb_tx_i1),.q_in(bb_tx_q1),.i_out(i_out_1),.q_out(q_out_1) );
 162  `else
 163    assign      i_out_1=16'd0;
 164    assign      q_out_1=16'd0;
 165  `endif
 166
 167    setting_reg #(`FR_TX_MUX)
 168      sr_txmux(.clock(clk64),.reset(tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),
 169               .out({dac3mux,dac2mux,dac1mux,dac0mux,tx_realsignals,tx_numchan}));
 170
 171    wire [15:0] tx_a_a = dac0mux[3] ? (dac0mux[1] ? (dac0mux[0] ? q_out_1 : i_out_1) : (dac0mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 172    wire [15:0] tx_b_a = dac1mux[3] ? (dac1mux[1] ? (dac1mux[0] ? q_out_1 : i_out_1) : (dac1mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 173    wire [15:0] tx_a_b = dac2mux[3] ? (dac2mux[1] ? (dac2mux[0] ? q_out_1 : i_out_1) : (dac2mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 174    wire [15:0] tx_b_b = dac3mux[3] ? (dac3mux[1] ? (dac3mux[0] ? q_out_1 : i_out_1) : (dac3mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 175
 176    wire txsync = tx_sample_strobe;
 177    assign TXSYNC_A = txsync;
 178    assign TXSYNC_B = txsync;
 179
 180    assign tx_a = txsync ? tx_b_a[15:2] : tx_a_a[15:2];
 181    assign tx_b = txsync ? tx_b_b[15:2] : tx_a_b[15:2];
 182 `endif //  `ifdef TX_ON
 183
 184    /////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 185    // Receive Side
 186 `ifdef RX_ON
 187    wire        rx_sample_strobe,strobe_decim,hb_strobe;
 188    wire [15:0] bb_rx_i0,bb_rx_q0,bb_rx_i1,bb_rx_q1,
 189                bb_rx_i2,bb_rx_q2,bb_rx_i3,bb_rx_q3;
 190
 191    wire loopback = settings[0];
 192    wire counter = settings[1];
 193
 194    always @(posedge clk64)
 195      if(rx_dsp_reset)
 196        debug_counter <= #1 16'd0;
 197      else if(~enable_rx)
 198        debug_counter <= #1 16'd0;
 199      else if(hb_strobe)
 200        debug_counter <=#1 debug_counter + 16'd2;
 201
 202    always @(posedge clk64)
 203      if(strobe_interp)
 204        begin
 205           loopback_i_0 <= #1 ch0tx;
 206           loopback_q_0 <= #1 ch1tx;
 207        end
 208
 209    assign ch0rx = counter ? debug_counter : loopback ? loopback_i_0 : bb_rx_i0;
 210    assign ch1rx = counter ? debug_counter + 16'd1 : loopback ? loopback_q_0 : bb_rx_q0;
 211    assign ch2rx = bb_rx_i1;
 212    assign ch3rx = bb_rx_q1;
 213    assign ch4rx = bb_rx_i2;
 214    assign ch5rx = bb_rx_q2;
 215    assign ch6rx = bb_rx_i3;
 216    assign ch7rx = bb_rx_q3;
 217
 218    wire [15:0] ddc0_in_i,ddc0_in_q,ddc1_in_i,ddc1_in_q,ddc2_in_i,ddc2_in_q,ddc3_in_i,ddc3_in_q;
 219    wire [31:0] rssi_0,rssi_1,rssi_2,rssi_3;
 220
 221    adc_interface adc_interface(.clock(clk64),.reset(rx_dsp_reset),.enable(1'b1),
 222                                .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 223                                .rx_a_a(rx_a_a),.rx_b_a(rx_b_a),.rx_a_b(rx_a_b),.rx_b_b(rx_b_b),
 224                                .rssi_0(rssi_0),.rssi_1(rssi_1),.rssi_2(rssi_2),.rssi_3(rssi_3),
 225                                .ddc0_in_i(ddc0_in_i),.ddc0_in_q(ddc0_in_q),
 226                                .ddc1_in_i(ddc1_in_i),.ddc1_in_q(ddc1_in_q),
 227                                .ddc2_in_i(ddc2_in_i),.ddc2_in_q(ddc2_in_q),
 228                                .ddc3_in_i(ddc3_in_i),.ddc3_in_q(ddc3_in_q),.rx_numchan(rx_numchan) );
 229
 230    rx_buffer rx_buffer
 231      ( .usbclk(usbclk),.bus_reset(rx_bus_reset),.reset(rx_dsp_reset),
 232        .reset_regs(rx_dsp_reset),
 233        .usbdata(usbdata_out),.RD(RD),.have_pkt_rdy(have_pkt_rdy),.rx_overrun(rx_overrun),
 234        .channels(rx_numchan),
 235        .ch_0(ch0rx),.ch_1(ch1rx),
 236        .ch_2(ch2rx),.ch_3(ch3rx),
 237        .ch_4(ch4rx),.ch_5(ch5rx),
 238        .ch_6(ch6rx),.ch_7(ch7rx),
 239        .rxclk(clk64),.rxstrobe(hb_strobe),
 240        .clear_status(clear_status),
 241        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 242        .debugbus(rx_debugbus) );
 243
 244  `ifdef RX_EN_0
 245    rx_chain #(`FR_RX_FREQ_0,`FR_RX_PHASE_0) rx_chain_0
 246      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 247        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(hb_strobe),
 248        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 249        .i_in(ddc0_in_i),.q_in(ddc0_in_q),.i_out(bb_rx_i0),.q_out(bb_rx_q0),.debugdata(debugdata),.debugctrl(debugctrl));
 250  `else
 251    assign      bb_rx_i0=16'd0;
 252    assign      bb_rx_q0=16'd0;
 253  `endif
 254
 255  `ifdef RX_EN_1
 256    rx_chain #(`FR_RX_FREQ_1,`FR_RX_PHASE_1) rx_chain_1
 257      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 258        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 259        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 260        .i_in(ddc1_in_i),.q_in(ddc1_in_q),.i_out(bb_rx_i1),.q_out(bb_rx_q1));
 261  `else
 262    assign      bb_rx_i1=16'd0;
 263    assign      bb_rx_q1=16'd0;
 264  `endif
 265
 266  `ifdef RX_EN_2
 267    rx_chain #(`FR_RX_FREQ_2,`FR_RX_PHASE_2) rx_chain_2
 268      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 269        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 270        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 271        .i_in(ddc2_in_i),.q_in(ddc2_in_q),.i_out(bb_rx_i2),.q_out(bb_rx_q2));
 272  `else
 273    assign      bb_rx_i2=16'd0;
 274    assign      bb_rx_q2=16'd0;
 275  `endif
 276
 277  `ifdef RX_EN_3
 278    rx_chain #(`FR_RX_FREQ_3,`FR_RX_PHASE_3) rx_chain_3
 279      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 280        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 281        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 282        .i_in(ddc3_in_i),.q_in(ddc3_in_q),.i_out(bb_rx_i3),.q_out(bb_rx_q3));
 283  `else
 284    assign      bb_rx_i3=16'd0;
 285    assign      bb_rx_q3=16'd0;
 286  `endif
 287
 288 `endif //  `ifdef RX_ON
 289
 290    ///////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 291    // Control Functions
 292
 293    wire [31:0] capabilities;
 294    assign      capabilities[7] =   `TX_CAP_HB;
 295    assign      capabilities[6:4] = `TX_CAP_NCHAN;
 296    assign      capabilities[3] =   `RX_CAP_HB;
 297    assign      capabilities[2:0] = `RX_CAP_NCHAN;
 298
 299
 300    serial_io serial_io
 301      ( .master_clk(clk64),.serial_clock(SCLK),.serial_data_in(SDI),
 302        .enable(SEN_FPGA),.reset(1'b0),.serial_data_out(SDO),
 303        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 304        .readback_0({io_rx_a,io_tx_a}),.readback_1({io_rx_b,io_tx_b}),.readback_2(capabilities),.readback_3(32'hf0f0931a),
 305        .readback_4(rssi_0),.readback_5(rssi_1),.readback_6(rssi_2),.readback_7(rssi_3)
 306        );
 307
 308    wire [15:0] reg_0,reg_1,reg_2,reg_3;
 309    master_control master_control
 310      ( .master_clk(clk64),.usbclk(usbclk),
 311        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 312        .tx_bus_reset(tx_bus_reset),.rx_bus_reset(rx_bus_reset),
 313        .tx_dsp_reset(tx_dsp_reset),.rx_dsp_reset(rx_dsp_reset),
 314        .enable_tx(enable_tx),.enable_rx(enable_rx),
 315        .interp_rate(interp_rate),.decim_rate(decim_rate),
 316        .tx_sample_strobe(tx_sample_strobe),.strobe_interp(strobe_interp),
 317        .rx_sample_strobe(rx_sample_strobe),.strobe_decim(strobe_decim),
 318        .tx_empty(tx_empty),
 319        //.debug_0(rx_a_a),.debug_1(ddc0_in_i),
 320        .debug_0(tx_debugbus[15:0]),.debug_1(tx_debugbus[31:16]),
 321        .debug_2({rx_sample_strobe,strobe_decim,serial_strobe,serial_addr}),.debug_3({rx_dsp_reset,tx_dsp_reset,rx_bus_reset,tx_bus_reset,enable_rx,tx_underrun,rx_overrun,decim_rate}),
 322        .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3) );
 323
 324    io_pins io_pins
 325      (.io_0(io_tx_a),.io_1(io_rx_a),.io_2(io_tx_b),.io_3(io_rx_b),
 326       .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3),
 327       .clock(clk64),.rx_reset(rx_dsp_reset),.tx_reset(tx_dsp_reset),
 328       .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe));
 329
 330    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 331    // Misc Settings
 332    setting_reg #(`FR_MODE) sr_misc(.clock(clk64),.reset(rx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(settings));
 333
 334 endmodule // usrp_std