git.gag.com Git - debian/gnuradio/blob - usrp/fpga/toplevel/usrp_inband_usb/usrp_inband_usb.v

   1 // -*- verilog -*-
   2 //
   3 //  USRP - Universal Software Radio Peripheral
   4 //
   5 //  Copyright (C) 2003,2004 Matt Ettus
   6 //  Copyright 2007 Free Software Foundation, Inc.
   7 //
   8 //  This program is free software; you can redistribute it and/or modify
   9 //  it under the terms of the GNU General Public License as published by
  10 //  the Free Software Foundation; either version 2 of the License, or
  11 //  (at your option) any later version.
  12 //
  13 //  This program is distributed in the hope that it will be useful,
  14 //  but WITHOUT ANY WARRANTY; without even the implied warranty of
  15 //  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16 //  GNU General Public License for more details.
  17 //
  18 //  You should have received a copy of the GNU General Public License
  19 //  along with this program; if not, write to the Free Software
  20 //  Foundation, Inc., 51 Franklin Street, Boston, MA  02110-1301  USA
  21 //
  22 `define TX_IN_BAND
  23 `define RX_IN_BAND
  24
  25 `include "config.vh"
  26 `include "../../../firmware/include/fpga_regs_common.v"
  27 `include "../../../firmware/include/fpga_regs_standard.v"
  28
  29 module usrp_inband_usb
  30 (output MYSTERY_SIGNAL,
  31  input master_clk,
  32  input SCLK,
  33  input SDI,
  34  inout SDO,
  35  input SEN_FPGA,
  36
  37  input FX2_1,
  38  output FX2_2,
  39  output FX2_3,
  40
  41  input wire [11:0] rx_a_a,
  42  input wire [11:0] rx_b_a,
  43  input wire [11:0] rx_a_b,
  44  input wire [11:0] rx_b_b,
  45
  46  output wire [13:0] tx_a,
  47  output wire [13:0] tx_b,
  48
  49  output wire TXSYNC_A,
  50  output wire TXSYNC_B,
  51
  52   // USB interface
  53  input usbclk,
  54  input wire [2:0] usbctl,
  55  output wire [1:0] usbrdy,
  56  inout [15:0] usbdata,  // NB Careful, inout
  57
  58  // These are the general purpose i/o's that go to the daughterboard slots
  59  inout wire [15:0] io_tx_a,
  60  inout wire [15:0] io_tx_b,
  61  inout wire [15:0] io_rx_a,
  62  inout wire [15:0] io_rx_b
  63  );
  64    wire [15:0] debugdata,debugctrl;
  65    assign MYSTERY_SIGNAL = 1'b0;
  66
  67    wire clk64,clk128;
  68
  69    wire WR = usbctl[0];
  70    wire RD = usbctl[1];
  71    wire OE = usbctl[2];
  72
  73    wire have_space, have_pkt_rdy;
  74    assign usbrdy[0] = have_space;
  75    assign usbrdy[1] = have_pkt_rdy;
  76
  77    wire   rx_overrun;
  78    wire   clear_status = FX2_1;
  79    assign FX2_2 = rx_overrun;
  80    assign FX2_3 = (tx_underrun == 0);
  81
  82    wire [15:0] usbdata_out;
  83
  84    wire [3:0]  dac0mux,dac1mux,dac2mux,dac3mux;
  85
  86    wire        tx_realsignals;
  87    wire [3:0]  rx_numchan;
  88    wire [2:0]  tx_numchan;
  89
  90    wire [7:0]  interp_rate, decim_rate;
  91    wire [15:0] tx_debugbus, rx_debugbus;
  92
  93    wire        enable_tx, enable_rx;
  94    wire        tx_dsp_reset, rx_dsp_reset, tx_bus_reset, rx_bus_reset;
  95    wire [7:0]  settings;
  96
  97    // Tri-state bus macro
  98    bustri bustri( .data(usbdata_out),.enabledt(OE),.tridata(usbdata) );
  99
 100    assign      clk64 = master_clk;
 101
 102    wire [15:0] ch0tx,ch1tx,ch2tx,ch3tx; //,ch4tx,ch5tx,ch6tx,ch7tx;
 103    wire [15:0] ch0rx,ch1rx,ch2rx,ch3rx,ch4rx,ch5rx,ch6rx,ch7rx;
 104
 105    // TX
 106    wire [15:0] i_out_0,i_out_1,q_out_0,q_out_1;
 107    wire [15:0] bb_tx_i0,bb_tx_q0,bb_tx_i1,bb_tx_q1;  // bb_tx_i2,bb_tx_q2,bb_tx_i3,bb_tx_q3;
 108
 109    wire        strobe_interp, tx_sample_strobe;
 110    wire        tx_empty;
 111
 112    wire        serial_strobe;
 113    wire [6:0]  serial_addr;
 114    wire [31:0] serial_data;
 115
 116    reg [15:0] debug_counter;
 117    reg [15:0] loopback_i_0,loopback_q_0;
 118
 119
 120    //Connection RX inband <-> TX inband
 121    wire rx_WR;
 122    wire [15:0] rx_databus;
 123    wire rx_WR_done;
 124    wire rx_WR_enabled;
 125    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 126    // Transmit Side
 127 `ifdef TX_ON
 128    assign      bb_tx_i0 = ch0tx;
 129    assign      bb_tx_q0 = ch1tx;
 130    assign      bb_tx_i1 = ch2tx;
 131    assign      bb_tx_q1 = ch3tx;
 132
 133 wire [6:0] reg_addr;
 134 wire [31:0] reg_data_out;
 135 wire [31:0] reg_data_in;
 136 wire [1:0] reg_io_enable;
 137 wire [31:0] rssi_threshhold;
 138 wire [31:0] rssi_wait;
 139
 140 register_io register_control
 141 (.clk(clk64),.reset(1'b0),.enable(reg_io_enable),.addr(reg_addr),.datain(reg_data_in),
 142  .dataout(reg_data_out),.rssi_0(rssi_0), .rssi_1(rssi_1), .rssi_2(rssi_2),
 143  .rssi_3(rssi_3), .threshhold(rssi_threshhold), .rssi_wait(rssi_wait));
 144 wire [1:0] tx_overrun;
 145 wire [1:0] tx_underrun;
 146
 147 `ifdef TX_IN_BAND
 148         tx_buffer_inband tx_buffer
 149      ( .usbclk(usbclk),.bus_reset(tx_bus_reset),.reset(tx_dsp_reset),
 150        .usbdata(usbdata),.WR(WR),.have_space(have_space),
 151        .tx_underrun(tx_underrun),.channels({tx_numchan,1'b0}),
 152        .tx_i_0(ch0tx),.tx_q_0(ch1tx),
 153        .tx_i_1(ch2tx),.tx_q_1(ch3tx),
 154        .tx_i_2(),.tx_q_2(),
 155        .tx_i_3(),.tx_q_3(),
 156        .txclk(clk64),.txstrobe(strobe_interp),
 157        .clear_status(clear_status),
 158        .tx_empty(tx_empty),
 159            .rx_WR(rx_WR),
 160            .rx_databus(rx_databus),
 161            .rx_WR_done(rx_WR_done),
 162            .rx_WR_enabled(rx_WR_enabled),
 163            .reg_addr(reg_addr),
 164            .reg_data_out(reg_data_out),
 165            .reg_data_in(reg_data_in),
 166            .reg_io_enable(reg_io_enable),
 167            .debugbus(),
 168            .rssi_0(rssi_0), .rssi_1(rssi_1), .rssi_2(rssi_2),
 169        .rssi_3(rssi_3), .threshhold(rssi_threshhold), .rssi_wait(rssi_wait));
 170 `else
 171    tx_buffer tx_buffer
 172      ( .usbclk(usbclk),.bus_reset(tx_bus_reset),.reset(tx_dsp_reset),
 173        .usbdata(usbdata),.WR(WR),.have_space(have_space),.tx_underrun(tx_underrun),
 174        .channels({tx_numchan,1'b0}),
 175        .tx_i_0(ch0tx),.tx_q_0(ch1tx),
 176        .tx_i_1(ch2tx),.tx_q_1(ch3tx),
 177        .tx_i_2(),.tx_q_2(),
 178        .tx_i_3(),.tx_q_3(),
 179        .txclk(clk64),.txstrobe(strobe_interp),
 180        .clear_status(clear_status),
 181        .tx_empty(tx_empty));
 182 `endif
 183
 184  `ifdef TX_EN_0
 185    tx_chain tx_chain_0
 186      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 187        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 188        .interpolator_strobe(strobe_interp),.freq(),
 189        .i_in(bb_tx_i0),.q_in(bb_tx_q0),.i_out(i_out_0),.q_out(q_out_0) );
 190  `else
 191    assign      i_out_0=16'd0;
 192    assign      q_out_0=16'd0;
 193  `endif
 194
 195  `ifdef TX_EN_1
 196    tx_chain tx_chain_1
 197      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 198        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 199        .interpolator_strobe(strobe_interp),.freq(),
 200        .i_in(bb_tx_i1),.q_in(bb_tx_q1),.i_out(i_out_1),.q_out(q_out_1) );
 201  `else
 202    assign      i_out_1=16'd0;
 203    assign      q_out_1=16'd0;
 204  `endif
 205
 206    setting_reg #(`FR_TX_MUX)
 207      sr_txmux(.clock(clk64),.reset(tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),
 208               .out({dac3mux,dac2mux,dac1mux,dac0mux,tx_realsignals,tx_numchan}));
 209
 210    wire [15:0] tx_a_a = dac0mux[3] ? (dac0mux[1] ? (dac0mux[0] ? q_out_1 : i_out_1) : (dac0mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 211    wire [15:0] tx_b_a = dac1mux[3] ? (dac1mux[1] ? (dac1mux[0] ? q_out_1 : i_out_1) : (dac1mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 212    wire [15:0] tx_a_b = dac2mux[3] ? (dac2mux[1] ? (dac2mux[0] ? q_out_1 : i_out_1) : (dac2mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 213    wire [15:0] tx_b_b = dac3mux[3] ? (dac3mux[1] ? (dac3mux[0] ? q_out_1 : i_out_1) : (dac3mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 214
 215    wire txsync = tx_sample_strobe;
 216    assign TXSYNC_A = txsync;
 217    assign TXSYNC_B = txsync;
 218
 219    assign tx_a = txsync ? tx_b_a[15:2] : tx_a_a[15:2];
 220    assign tx_b = txsync ? tx_b_b[15:2] : tx_a_b[15:2];
 221 `endif //  `ifdef TX_ON
 222
 223    /////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 224    // Receive Side
 225 `ifdef RX_ON
 226    wire        rx_sample_strobe,strobe_decim,hb_strobe;
 227    wire [15:0] bb_rx_i0,bb_rx_q0,bb_rx_i1,bb_rx_q1,
 228                bb_rx_i2,bb_rx_q2,bb_rx_i3,bb_rx_q3;
 229
 230    wire loopback = settings[0];
 231    wire counter = settings[1];
 232
 233    always @(posedge clk64)
 234      if(rx_dsp_reset)
 235        debug_counter <= #1 16'd0;
 236      else if(~enable_rx)
 237        debug_counter <= #1 16'd0;
 238      else if(hb_strobe)
 239        debug_counter <=#1 debug_counter + 16'd2;
 240
 241    always @(posedge clk64)
 242      if(strobe_interp)
 243        begin
 244           loopback_i_0 <= #1 ch0tx;
 245           loopback_q_0 <= #1 ch1tx;
 246        end
 247
 248    assign ch0rx = counter ? debug_counter : loopback ? loopback_i_0 : bb_rx_i0;
 249    assign ch1rx = counter ? debug_counter + 16'd1 : loopback ? loopback_q_0 : bb_rx_q0;
 250    assign ch2rx = bb_rx_i1;
 251    assign ch3rx = bb_rx_q1;
 252    assign ch4rx = bb_rx_i2;
 253    assign ch5rx = bb_rx_q2;
 254    assign ch6rx = bb_rx_i3;
 255    assign ch7rx = bb_rx_q3;
 256
 257    wire [15:0] ddc0_in_i,ddc0_in_q,ddc1_in_i,ddc1_in_q,ddc2_in_i,ddc2_in_q,ddc3_in_i,ddc3_in_q;
 258    wire [31:0] rssi_0,rssi_1,rssi_2,rssi_3;
 259    adc_interface adc_interface(.clock(clk64),.reset(rx_dsp_reset),.enable(1'b1),
 260                                .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 261                                .rx_a_a(rx_a_a),.rx_b_a(rx_b_a),.rx_a_b(rx_a_b),.rx_b_b(rx_b_b),
 262                                .rssi_0(rssi_0),.rssi_1(rssi_1),.rssi_2(rssi_2),.rssi_3(rssi_3),
 263                                .ddc0_in_i(ddc0_in_i),.ddc0_in_q(ddc0_in_q),
 264                                .ddc1_in_i(ddc1_in_i),.ddc1_in_q(ddc1_in_q),
 265                                .ddc2_in_i(ddc2_in_i),.ddc2_in_q(ddc2_in_q),
 266                                .ddc3_in_i(ddc3_in_i),.ddc3_in_q(ddc3_in_q),.rx_numchan(rx_numchan));
 267    `ifdef RX_IN_BAND
 268    rx_buffer_inband rx_buffer
 269      ( .usbclk(usbclk),.bus_reset(rx_bus_reset),.reset(rx_dsp_reset),
 270        .reset_regs(rx_dsp_reset),
 271        .usbdata(usbdata_out),.RD(RD),.have_pkt_rdy(have_pkt_rdy),.rx_overrun(rx_overrun),
 272        .channels(rx_numchan),
 273        .ch_0(ch0rx),.ch_1(ch1rx),
 274        .ch_2(ch2rx),.ch_3(ch3rx),
 275        .ch_4(ch4rx),.ch_5(ch5rx),
 276        .ch_6(ch6rx),.ch_7(ch7rx),
 277        .rxclk(clk64),.rxstrobe(hb_strobe),
 278        .clear_status(clear_status),
 279        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 280            .rx_WR(rx_WR),
 281            .rx_databus(rx_databus),
 282            .rx_WR_done(rx_WR_done),
 283            .rx_WR_enabled(rx_WR_enabled),
 284            .debugbus(tx_debugbus),
 285            .rssi_0(rssi_0), .rssi_1(rssi_1), .rssi_2(rssi_2), .rssi_3(rssi_3),
 286            .tx_overrun(tx_overrun), .tx_underrun(tx_underrun));
 287    `else
 288    rx_buffer rx_buffer
 289      ( .usbclk(usbclk),.bus_reset(rx_bus_reset),.reset(rx_dsp_reset),
 290        .reset_regs(rx_dsp_reset),
 291        .usbdata(usbdata_out),.RD(RD),.have_pkt_rdy(have_pkt_rdy),.rx_overrun(rx_overrun),
 292        .channels(rx_numchan),
 293        .ch_0(ch0rx),.ch_1(ch1rx),
 294        .ch_2(ch2rx),.ch_3(ch3rx),
 295        .ch_4(ch4rx),.ch_5(ch5rx),
 296        .ch_6(ch6rx),.ch_7(ch7rx),
 297        .rxclk(clk64),.rxstrobe(hb_strobe),
 298        .clear_status(clear_status),
 299        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe));
 300    `endif
 301
 302  `ifdef RX_EN_0
 303    rx_chain #(`FR_RX_FREQ_0,`FR_RX_PHASE_0) rx_chain_0
 304      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 305        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(hb_strobe),
 306        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 307        .i_in(ddc0_in_i),.q_in(ddc0_in_q),.i_out(bb_rx_i0),.q_out(bb_rx_q0),.debugdata(debugdata),.debugctrl(debugctrl));
 308  `else
 309    assign      bb_rx_i0=16'd0;
 310    assign      bb_rx_q0=16'd0;
 311  `endif
 312
 313  `ifdef RX_EN_1
 314    rx_chain #(`FR_RX_FREQ_1,`FR_RX_PHASE_1) rx_chain_1
 315      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 316        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 317        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 318        .i_in(ddc1_in_i),.q_in(ddc1_in_q),.i_out(bb_rx_i1),.q_out(bb_rx_q1));
 319  `else
 320    assign      bb_rx_i1=16'd0;
 321    assign      bb_rx_q1=16'd0;
 322  `endif
 323
 324  `ifdef RX_EN_2
 325    rx_chain #(`FR_RX_FREQ_2,`FR_RX_PHASE_2) rx_chain_2
 326      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 327        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 328        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 329        .i_in(ddc2_in_i),.q_in(ddc2_in_q),.i_out(bb_rx_i2),.q_out(bb_rx_q2));
 330  `else
 331    assign      bb_rx_i2=16'd0;
 332    assign      bb_rx_q2=16'd0;
 333  `endif
 334
 335  `ifdef RX_EN_3
 336    rx_chain #(`FR_RX_FREQ_3,`FR_RX_PHASE_3) rx_chain_3
 337      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 338        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 339        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 340        .i_in(ddc3_in_i),.q_in(ddc3_in_q),.i_out(bb_rx_i3),.q_out(bb_rx_q3));
 341  `else
 342    assign      bb_rx_i3=16'd0;
 343    assign      bb_rx_q3=16'd0;
 344  `endif
 345
 346 `endif //  `ifdef RX_ON
 347
 348    ///////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 349    // Control Functions
 350
 351    wire [31:0] capabilities;
 352    assign      capabilities[7] =   `TX_CAP_HB;
 353    assign      capabilities[6:4] = `TX_CAP_NCHAN;
 354    assign      capabilities[3] =   `RX_CAP_HB;
 355    assign      capabilities[2:0] = `RX_CAP_NCHAN;
 356
 357    serial_io serial_io
 358      ( .master_clk(clk64),.serial_clock(SCLK),.serial_data_in(SDI),
 359        .enable(SEN_FPGA),.reset(1'b0),.serial_data_out(SDO),
 360        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 361        .readback_0({io_rx_a,io_tx_a}),.readback_1({io_rx_b,io_tx_b}),.readback_2(capabilities),.readback_3(32'hf0f0931a),
 362        .readback_4(rssi_0),.readback_5(rssi_1),.readback_6(rssi_2),.readback_7(rssi_3)
 363        );
 364
 365    wire [15:0] reg_0,reg_1,reg_2,reg_3;
 366    master_control master_control
 367      ( .master_clk(clk64),.usbclk(usbclk),
 368        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 369        .tx_bus_reset(tx_bus_reset),.rx_bus_reset(rx_bus_reset),
 370        .tx_dsp_reset(tx_dsp_reset),.rx_dsp_reset(rx_dsp_reset),
 371        .enable_tx(enable_tx),.enable_rx(enable_rx),
 372        .interp_rate(interp_rate),.decim_rate(decim_rate),
 373        .tx_sample_strobe(tx_sample_strobe),.strobe_interp(strobe_interp),
 374        .rx_sample_strobe(rx_sample_strobe),.strobe_decim(strobe_decim),
 375        .tx_empty(tx_empty),
 376        //.debug_0(rx_a_a),.debug_1(ddc0_in_i),
 377        .debug_0(tx_debugbus),.debug_1(tx_debugbus),
 378        .debug_2({rx_sample_strobe,strobe_decim,serial_strobe,serial_addr}),.debug_3({rx_dsp_reset,tx_dsp_reset,rx_bus_reset,tx_bus_reset,enable_rx,(tx_underrun == 0),rx_overrun,decim_rate}),
 379        .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3) );
 380
 381    io_pins io_pins
 382      (.io_0(io_tx_a),.io_1(io_rx_a),.io_2(io_tx_b),.io_3(io_rx_b),
 383       .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3),
 384       .clock(clk64),.rx_reset(rx_dsp_reset),.tx_reset(tx_dsp_reset),
 385       .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe));
 386
 387    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 388    // Misc Settings
 389    setting_reg #(`FR_MODE) sr_misc(.clock(clk64),.reset(rx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(settings));
 390
 391 endmodule // usrp_inband_usb