git.gag.com Git - debian/gnuradio/blob - usrp/fpga/toplevel/usrp_inband_usb/usrp_inband_usb.v

   1 // -*- verilog -*-
   2 //
   3 //  USRP - Universal Software Radio Peripheral
   4 //
   5 //  Copyright (C) 2003,2004 Matt Ettus
   6 //  Copyright 2007 Free Software Foundation, Inc.
   7 //
   8 //  This program is free software; you can redistribute it and/or modify
   9 //  it under the terms of the GNU General Public License as published by
  10 //  the Free Software Foundation; either version 2 of the License, or
  11 //  (at your option) any later version.
  12 //
  13 //  This program is distributed in the hope that it will be useful,
  14 //  but WITHOUT ANY WARRANTY; without even the implied warranty of
  15 //  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16 //  GNU General Public License for more details.
  17 //
  18 //  You should have received a copy of the GNU General Public License
  19 //  along with this program; if not, write to the Free Software
  20 //  Foundation, Inc., 51 Franklin Street, Boston, MA  02110-1301  USA
  21 //
  22
  23 `include "config.vh"
  24 `include "../../../firmware/include/fpga_regs_common.v"
  25 `include "../../../firmware/include/fpga_regs_standard.v"
  26
  27 module usrp_inband_usb
  28 (output MYSTERY_SIGNAL,
  29  input master_clk,
  30  input SCLK,
  31  input SDI,
  32  inout SDO,
  33  input SEN_FPGA,
  34
  35  input FX2_1,
  36  output FX2_2,
  37  output FX2_3,
  38
  39  input wire [11:0] rx_a_a,
  40  input wire [11:0] rx_b_a,
  41  input wire [11:0] rx_a_b,
  42  input wire [11:0] rx_b_b,
  43
  44  output wire [13:0] tx_a,
  45  output wire [13:0] tx_b,
  46
  47  output wire TXSYNC_A,
  48  output wire TXSYNC_B,
  49
  50   // USB interface
  51  input usbclk,
  52  input wire [2:0] usbctl,
  53  output wire [1:0] usbrdy,
  54  inout [15:0] usbdata,  // NB Careful, inout
  55
  56  // These are the general purpose i/o's that go to the daughterboard slots
  57  inout wire [15:0] io_tx_a,
  58  inout wire [15:0] io_tx_b,
  59  inout wire [15:0] io_rx_a,
  60  inout wire [15:0] io_rx_b
  61  );
  62    wire [15:0] debugdata,debugctrl;
  63    assign MYSTERY_SIGNAL = 1'b0;
  64
  65    wire clk64,clk128;
  66
  67    wire WR = usbctl[0];
  68    wire RD = usbctl[1];
  69    wire OE = usbctl[2];
  70
  71    wire have_space, have_pkt_rdy;
  72    assign usbrdy[0] = have_space;
  73    assign usbrdy[1] = have_pkt_rdy;
  74
  75    wire   tx_underrun, rx_overrun;
  76    wire   clear_status = FX2_1;
  77    assign FX2_2 = rx_overrun;
  78    assign FX2_3 = tx_underrun;
  79
  80    wire [15:0] usbdata_out;
  81
  82    wire [3:0]  dac0mux,dac1mux,dac2mux,dac3mux;
  83
  84    wire        tx_realsignals;
  85    wire [3:0]  rx_numchan;
  86    wire [2:0]  tx_numchan;
  87
  88    wire [7:0]  interp_rate, decim_rate;
  89    wire [15:0] tx_debugbus, rx_debugbus;
  90
  91    wire        enable_tx, enable_rx;
  92    wire        tx_dsp_reset, rx_dsp_reset, tx_bus_reset, rx_bus_reset;
  93    wire [7:0]  settings;
  94
  95    // Tri-state bus macro
  96    bustri bustri( .data(usbdata_out),.enabledt(OE),.tridata(usbdata) );
  97
  98    assign      clk64 = master_clk;
  99
 100    wire [15:0] ch0tx,ch1tx,ch2tx,ch3tx; //,ch4tx,ch5tx,ch6tx,ch7tx;
 101    wire [15:0] ch0rx,ch1rx,ch2rx,ch3rx,ch4rx,ch5rx,ch6rx,ch7rx;
 102
 103    // TX
 104    wire [15:0] i_out_0,i_out_1,q_out_0,q_out_1;
 105    wire [15:0] bb_tx_i0,bb_tx_q0,bb_tx_i1,bb_tx_q1;  // bb_tx_i2,bb_tx_q2,bb_tx_i3,bb_tx_q3;
 106
 107    wire        strobe_interp, tx_sample_strobe;
 108    wire        tx_empty;
 109
 110    wire        serial_strobe;
 111    wire [6:0]  serial_addr;
 112    wire [31:0] serial_data;
 113
 114    reg [15:0] debug_counter;
 115    reg [15:0] loopback_i_0,loopback_q_0;
 116
 117    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 118    // Transmit Side
 119 `ifdef TX_ON
 120    assign      bb_tx_i0 = ch0tx;
 121    assign      bb_tx_q0 = ch1tx;
 122    assign      bb_tx_i1 = ch2tx;
 123    assign      bb_tx_q1 = ch3tx;
 124
 125    tx_buffer tx_buffer
 126      ( .usbclk(usbclk),.bus_reset(tx_bus_reset),.reset(tx_dsp_reset),
 127        .usbdata(usbdata),.WR(WR),.have_space(have_space),.tx_underrun(tx_underrun),
 128        .channels({tx_numchan,1'b0}),
 129        .tx_i_0(ch0tx),.tx_q_0(ch1tx),
 130        .tx_i_1(ch2tx),.tx_q_1(ch3tx),
 131        .tx_i_2(),.tx_q_2(),
 132        .tx_i_3(),.tx_q_3(),
 133        .txclk(clk64),.txstrobe(strobe_interp),
 134        .clear_status(clear_status),
 135        .tx_empty(tx_empty),
 136        .debugbus(tx_debugbus) );
 137
 138  `ifdef TX_EN_0
 139    tx_chain tx_chain_0
 140      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 141        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 142        .interpolator_strobe(strobe_interp),.freq(),
 143        .i_in(bb_tx_i0),.q_in(bb_tx_q0),.i_out(i_out_0),.q_out(q_out_0) );
 144  `else
 145    assign      i_out_0=16'd0;
 146    assign      q_out_0=16'd0;
 147  `endif
 148
 149  `ifdef TX_EN_1
 150    tx_chain tx_chain_1
 151      ( .clock(clk64),.reset(tx_dsp_reset),.enable(enable_tx),
 152        .interp_rate(interp_rate),.sample_strobe(tx_sample_strobe),
 153        .interpolator_strobe(strobe_interp),.freq(),
 154        .i_in(bb_tx_i1),.q_in(bb_tx_q1),.i_out(i_out_1),.q_out(q_out_1) );
 155  `else
 156    assign      i_out_1=16'd0;
 157    assign      q_out_1=16'd0;
 158  `endif
 159
 160    setting_reg #(`FR_TX_MUX)
 161      sr_txmux(.clock(clk64),.reset(tx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),
 162               .out({dac3mux,dac2mux,dac1mux,dac0mux,tx_realsignals,tx_numchan}));
 163
 164    wire [15:0] tx_a_a = dac0mux[3] ? (dac0mux[1] ? (dac0mux[0] ? q_out_1 : i_out_1) : (dac0mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 165    wire [15:0] tx_b_a = dac1mux[3] ? (dac1mux[1] ? (dac1mux[0] ? q_out_1 : i_out_1) : (dac1mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 166    wire [15:0] tx_a_b = dac2mux[3] ? (dac2mux[1] ? (dac2mux[0] ? q_out_1 : i_out_1) : (dac2mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 167    wire [15:0] tx_b_b = dac3mux[3] ? (dac3mux[1] ? (dac3mux[0] ? q_out_1 : i_out_1) : (dac3mux[0] ? q_out_0 : i_out_0)) : 16'b0;
 168
 169    wire txsync = tx_sample_strobe;
 170    assign TXSYNC_A = txsync;
 171    assign TXSYNC_B = txsync;
 172
 173    assign tx_a = txsync ? tx_b_a[15:2] : tx_a_a[15:2];
 174    assign tx_b = txsync ? tx_b_b[15:2] : tx_a_b[15:2];
 175 `endif //  `ifdef TX_ON
 176
 177    /////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 178    // Receive Side
 179 `ifdef RX_ON
 180    wire        rx_sample_strobe,strobe_decim,hb_strobe;
 181    wire [15:0] bb_rx_i0,bb_rx_q0,bb_rx_i1,bb_rx_q1,
 182                bb_rx_i2,bb_rx_q2,bb_rx_i3,bb_rx_q3;
 183
 184    wire loopback = settings[0];
 185    wire counter = settings[1];
 186
 187    always @(posedge clk64)
 188      if(rx_dsp_reset)
 189        debug_counter <= #1 16'd0;
 190      else if(~enable_rx)
 191        debug_counter <= #1 16'd0;
 192      else if(hb_strobe)
 193        debug_counter <=#1 debug_counter + 16'd2;
 194
 195    always @(posedge clk64)
 196      if(strobe_interp)
 197        begin
 198           loopback_i_0 <= #1 ch0tx;
 199           loopback_q_0 <= #1 ch1tx;
 200        end
 201
 202    assign ch0rx = counter ? debug_counter : loopback ? loopback_i_0 : bb_rx_i0;
 203    assign ch1rx = counter ? debug_counter + 16'd1 : loopback ? loopback_q_0 : bb_rx_q0;
 204    assign ch2rx = bb_rx_i1;
 205    assign ch3rx = bb_rx_q1;
 206    assign ch4rx = bb_rx_i2;
 207    assign ch5rx = bb_rx_q2;
 208    assign ch6rx = bb_rx_i3;
 209    assign ch7rx = bb_rx_q3;
 210
 211    wire [15:0] ddc0_in_i,ddc0_in_q,ddc1_in_i,ddc1_in_q,ddc2_in_i,ddc2_in_q,ddc3_in_i,ddc3_in_q;
 212    wire [31:0] rssi_0,rssi_1,rssi_2,rssi_3;
 213
 214    adc_interface adc_interface(.clock(clk64),.reset(rx_dsp_reset),.enable(1'b1),
 215                                .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 216                                .rx_a_a(rx_a_a),.rx_b_a(rx_b_a),.rx_a_b(rx_a_b),.rx_b_b(rx_b_b),
 217                                .rssi_0(rssi_0),.rssi_1(rssi_1),.rssi_2(rssi_2),.rssi_3(rssi_3),
 218                                .ddc0_in_i(ddc0_in_i),.ddc0_in_q(ddc0_in_q),
 219                                .ddc1_in_i(ddc1_in_i),.ddc1_in_q(ddc1_in_q),
 220                                .ddc2_in_i(ddc2_in_i),.ddc2_in_q(ddc2_in_q),
 221                                .ddc3_in_i(ddc3_in_i),.ddc3_in_q(ddc3_in_q),.rx_numchan(rx_numchan) );
 222
 223    rx_buffer rx_buffer
 224      ( .usbclk(usbclk),.bus_reset(rx_bus_reset),.reset(rx_dsp_reset),
 225        .reset_regs(rx_dsp_reset),
 226        .usbdata(usbdata_out),.RD(RD),.have_pkt_rdy(have_pkt_rdy),.rx_overrun(rx_overrun),
 227        .channels(rx_numchan),
 228        .ch_0(ch0rx),.ch_1(ch1rx),
 229        .ch_2(ch2rx),.ch_3(ch3rx),
 230        .ch_4(ch4rx),.ch_5(ch5rx),
 231        .ch_6(ch6rx),.ch_7(ch7rx),
 232        .rxclk(clk64),.rxstrobe(hb_strobe),
 233        .clear_status(clear_status),
 234        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 235        .debugbus(rx_debugbus) );
 236
 237  `ifdef RX_EN_0
 238    rx_chain #(`FR_RX_FREQ_0,`FR_RX_PHASE_0) rx_chain_0
 239      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 240        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(hb_strobe),
 241        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 242        .i_in(ddc0_in_i),.q_in(ddc0_in_q),.i_out(bb_rx_i0),.q_out(bb_rx_q0),.debugdata(debugdata),.debugctrl(debugctrl));
 243  `else
 244    assign      bb_rx_i0=16'd0;
 245    assign      bb_rx_q0=16'd0;
 246  `endif
 247
 248  `ifdef RX_EN_1
 249    rx_chain #(`FR_RX_FREQ_1,`FR_RX_PHASE_1) rx_chain_1
 250      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 251        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 252        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 253        .i_in(ddc1_in_i),.q_in(ddc1_in_q),.i_out(bb_rx_i1),.q_out(bb_rx_q1));
 254  `else
 255    assign      bb_rx_i1=16'd0;
 256    assign      bb_rx_q1=16'd0;
 257  `endif
 258
 259  `ifdef RX_EN_2
 260    rx_chain #(`FR_RX_FREQ_2,`FR_RX_PHASE_2) rx_chain_2
 261      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 262        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 263        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 264        .i_in(ddc2_in_i),.q_in(ddc2_in_q),.i_out(bb_rx_i2),.q_out(bb_rx_q2));
 265  `else
 266    assign      bb_rx_i2=16'd0;
 267    assign      bb_rx_q2=16'd0;
 268  `endif
 269
 270  `ifdef RX_EN_3
 271    rx_chain #(`FR_RX_FREQ_3,`FR_RX_PHASE_3) rx_chain_3
 272      ( .clock(clk64),.reset(1'b0),.enable(enable_rx),
 273        .decim_rate(decim_rate),.sample_strobe(rx_sample_strobe),.decimator_strobe(strobe_decim),.hb_strobe(),
 274        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 275        .i_in(ddc3_in_i),.q_in(ddc3_in_q),.i_out(bb_rx_i3),.q_out(bb_rx_q3));
 276  `else
 277    assign      bb_rx_i3=16'd0;
 278    assign      bb_rx_q3=16'd0;
 279  `endif
 280
 281 `endif //  `ifdef RX_ON
 282
 283    ///////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 284    // Control Functions
 285
 286    wire [31:0] capabilities;
 287    assign      capabilities[7] =   `TX_CAP_HB;
 288    assign      capabilities[6:4] = `TX_CAP_NCHAN;
 289    assign      capabilities[3] =   `RX_CAP_HB;
 290    assign      capabilities[2:0] = `RX_CAP_NCHAN;
 291
 292
 293    serial_io serial_io
 294      ( .master_clk(clk64),.serial_clock(SCLK),.serial_data_in(SDI),
 295        .enable(SEN_FPGA),.reset(1'b0),.serial_data_out(SDO),
 296        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 297        .readback_0({io_rx_a,io_tx_a}),.readback_1({io_rx_b,io_tx_b}),.readback_2(capabilities),.readback_3(32'hf0f0931a),
 298        .readback_4(rssi_0),.readback_5(rssi_1),.readback_6(rssi_2),.readback_7(rssi_3)
 299        );
 300
 301    wire [15:0] reg_0,reg_1,reg_2,reg_3;
 302    master_control master_control
 303      ( .master_clk(clk64),.usbclk(usbclk),
 304        .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe),
 305        .tx_bus_reset(tx_bus_reset),.rx_bus_reset(rx_bus_reset),
 306        .tx_dsp_reset(tx_dsp_reset),.rx_dsp_reset(rx_dsp_reset),
 307        .enable_tx(enable_tx),.enable_rx(enable_rx),
 308        .interp_rate(interp_rate),.decim_rate(decim_rate),
 309        .tx_sample_strobe(tx_sample_strobe),.strobe_interp(strobe_interp),
 310        .rx_sample_strobe(rx_sample_strobe),.strobe_decim(strobe_decim),
 311        .tx_empty(tx_empty),
 312        //.debug_0(rx_a_a),.debug_1(ddc0_in_i),
 313        .debug_0(rx_debugbus),.debug_1(ddc0_in_i),
 314        .debug_2({rx_sample_strobe,strobe_decim,serial_strobe,serial_addr}),.debug_3({rx_dsp_reset,tx_dsp_reset,rx_bus_reset,tx_bus_reset,enable_rx,tx_underrun,rx_overrun,decim_rate}),
 315        .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3) );
 316
 317    io_pins io_pins
 318      (.io_0(io_tx_a),.io_1(io_rx_a),.io_2(io_tx_b),.io_3(io_rx_b),
 319       .reg_0(reg_0),.reg_1(reg_1),.reg_2(reg_2),.reg_3(reg_3),
 320       .clock(clk64),.rx_reset(rx_dsp_reset),.tx_reset(tx_dsp_reset),
 321       .serial_addr(serial_addr),.serial_data(serial_data),.serial_strobe(serial_strobe));
 322
 323    ////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
 324    // Misc Settings
 325    setting_reg #(`FR_MODE) sr_misc(.clock(clk64),.reset(rx_dsp_reset),.strobe(serial_strobe),.addr(serial_addr),.in(serial_data),.out(settings));
 326
 327 endmodule // usrp_inband_usb