git.gag.com Git - fw/openocd/blob - src/target/armv7a.h

   1 /***************************************************************************
   2  *    Copyright (C) 2009 by David Brownell                                 *
   3  *                                                                         *
   4  *   This program is free software; you can redistribute it and/or modify  *
   5  *   it under the terms of the GNU General Public License as published by  *
   6  *   the Free Software Foundation; either version 2 of the License, or     *
   7  *   (at your option) any later version.                                   *
   8  *                                                                         *
   9  *   This program is distributed in the hope that it will be useful,       *
  10  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  11  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  12  *   GNU General Public License for more details.                          *
  13  *                                                                         *
  14  *   You should have received a copy of the GNU General Public License     *
  15  *   along with this program; if not, write to the                         *
  16  *   Free Software Foundation, Inc.,                                       *
  17  *   51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.           *
  18  ***************************************************************************/
  19
  20 #ifndef ARMV7A_H
  21 #define ARMV7A_H
  22
  23 #include "arm_adi_v5.h"
  24 #include "armv7a_cache.h"
  25 #include "arm.h"
  26 #include "armv4_5_mmu.h"
  27 #include "armv4_5_cache.h"
  28 #include "arm_dpm.h"
  29
  30 enum {
  31         ARM_PC  = 15,
  32         ARM_CPSR = 16
  33 };
  34
  35 #define ARMV7_COMMON_MAGIC 0x0A450999
  36
  37 /* VA to PA translation operations opc2 values*/
  38 #define V2PCWPR  0
  39 #define V2PCWPW  1
  40 #define V2PCWUR  2
  41 #define V2PCWUW  3
  42 #define V2POWPR  4
  43 #define V2POWPW  5
  44 #define V2POWUR  6
  45 #define V2POWUW  7
  46 /*   L210/L220 cache controller support */
  47 struct armv7a_l2x_cache {
  48         uint32_t base;
  49         uint32_t way;
  50 };
  51
  52 struct armv7a_cachesize {
  53         uint32_t level_num;
  54         /*  cache dimensionning */
  55         uint32_t linelen;
  56         uint32_t associativity;
  57         uint32_t nsets;
  58         uint32_t cachesize;
  59         /* info for set way operation on cache */
  60         uint32_t index;
  61         uint32_t index_shift;
  62         uint32_t way;
  63         uint32_t way_shift;
  64 };
  65
  66 struct armv7a_cache_common {
  67         int ctype;
  68         struct armv7a_cachesize d_u_size;       /* data cache */
  69         struct armv7a_cachesize i_size;         /* instruction cache */
  70         uint32_t dminline;                      /* minimum d-cache linelen */
  71         uint32_t iminline;                      /* minimum i-cache linelen */
  72         int i_cache_enabled;
  73         int d_u_cache_enabled;
  74         int auto_cache_enabled;                 /* openocd automatic
  75                                                  * cache handling */
  76         /* l2 external unified cache if some */
  77         void *l2_cache;
  78         int (*flush_all_data_cache)(struct target *target);
  79         int (*display_cache_info)(struct command_context *cmd_ctx,
  80                         struct armv7a_cache_common *armv7a_cache);
  81 };
  82
  83 struct armv7a_mmu_common {
  84         /* following field mmu working way */
  85         int32_t cached;     /* 0: not initialized, 1: initialized */
  86         uint32_t ttbcr;     /* cache for ttbcr register */
  87         uint32_t ttbr_mask[2];
  88         uint32_t ttbr_range[2];
  89         uint32_t os_border;
  90
  91         int (*read_physical_memory)(struct target *target, uint32_t address, uint32_t size,
  92                         uint32_t count, uint8_t *buffer);
  93         struct armv7a_cache_common armv7a_cache;
  94         uint32_t mmu_enabled;
  95 };
  96
  97 struct armv7a_common {
  98         struct arm arm;
  99         int common_magic;
 100         struct reg_cache *core_cache;
 101
 102         struct adiv5_dap dap;
 103
 104         /* Core Debug Unit */
 105         struct arm_dpm dpm;
 106         uint32_t debug_base;
 107         uint8_t debug_ap;
 108         uint8_t memory_ap;
 109         bool memory_ap_available;
 110         /* mdir */
 111         uint8_t multi_processor_system;
 112         uint8_t cluster_id;
 113         uint8_t cpu_id;
 114         bool is_armv7r;
 115         uint32_t rev;
 116         uint32_t partnum;
 117         uint32_t arch;
 118         uint32_t variant;
 119         uint32_t implementor;
 120
 121         /* cache specific to V7 Memory Management Unit compatible with v4_5*/
 122         struct armv7a_mmu_common armv7a_mmu;
 123
 124         int (*examine_debug_reason)(struct target *target);
 125         int (*post_debug_entry)(struct target *target);
 126
 127         void (*pre_restore_context)(struct target *target);
 128 };
 129
 130 static inline struct armv7a_common *
 131 target_to_armv7a(struct target *target)
 132 {
 133         return container_of(target->arch_info, struct armv7a_common, arm);
 134 }
 135
 136 /* register offsets from armv7a.debug_base */
 137
 138 /* See ARMv7a arch spec section C10.2 */
 139 #define CPUDBG_DIDR             0x000
 140
 141 /* See ARMv7a arch spec section C10.3 */
 142 #define CPUDBG_WFAR             0x018
 143 /* PCSR at 0x084 -or- 0x0a0 -or- both ... based on flags in DIDR */
 144 #define CPUDBG_DSCR             0x088
 145 #define CPUDBG_DRCR             0x090
 146 #define CPUDBG_PRCR             0x310
 147 #define CPUDBG_PRSR             0x314
 148
 149 /* See ARMv7a arch spec section C10.4 */
 150 #define CPUDBG_DTRRX            0x080
 151 #define CPUDBG_ITR              0x084
 152 #define CPUDBG_DTRTX            0x08c
 153
 154 /* See ARMv7a arch spec section C10.5 */
 155 #define CPUDBG_BVR_BASE         0x100
 156 #define CPUDBG_BCR_BASE         0x140
 157 #define CPUDBG_WVR_BASE         0x180
 158 #define CPUDBG_WCR_BASE         0x1C0
 159 #define CPUDBG_VCR              0x01C
 160
 161 /* See ARMv7a arch spec section C10.6 */
 162 #define CPUDBG_OSLAR            0x300
 163 #define CPUDBG_OSLSR            0x304
 164 #define CPUDBG_OSSRR            0x308
 165 #define CPUDBG_ECR              0x024
 166
 167 /* See ARMv7a arch spec section C10.7 */
 168 #define CPUDBG_DSCCR            0x028
 169
 170 /* See ARMv7a arch spec section C10.8 */
 171 #define CPUDBG_AUTHSTATUS       0xFB8
 172
 173 int armv7a_arch_state(struct target *target);
 174 int armv7a_identify_cache(struct target *target);
 175 int armv7a_init_arch_info(struct target *target, struct armv7a_common *armv7a);
 176 int armv7a_mmu_translate_va_pa(struct target *target, uint32_t va,
 177                 uint32_t *val, int meminfo);
 178 int armv7a_mmu_translate_va(struct target *target,  uint32_t va, uint32_t *val);
 179
 180 int armv7a_handle_cache_info_command(struct command_context *cmd_ctx,
 181                 struct armv7a_cache_common *armv7a_cache);
 182
 183 extern const struct command_registration armv7a_command_handlers[];
 184
 185 #endif /* ARMV4_5_H */