git.gag.com Git - fw/openocd/blob - src/target/armv4_5.c

   1 /***************************************************************************
   2  *   Copyright (C) 2005 by Dominic Rath                                    *
   3  *   Dominic.Rath@gmx.de                                                   *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   Copyright (C) 2008 by Oyvind Harboe                                   *
   9  *   oyvind.harboe@zylin.com                                               *
  10  *                                                                         *
  11  *   This program is free software; you can redistribute it and/or modify  *
  12  *   it under the terms of the GNU General Public License as published by  *
  13  *   the Free Software Foundation; either version 2 of the License, or     *
  14  *   (at your option) any later version.                                   *
  15  *                                                                         *
  16  *   This program is distributed in the hope that it will be useful,       *
  17  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  18  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  19  *   GNU General Public License for more details.                          *
  20  *                                                                         *
  21  *   You should have received a copy of the GNU General Public License     *
  22  *   along with this program.  If not, see <http://www.gnu.org/licenses/>. *
  23  ***************************************************************************/
  24
  25 #ifdef HAVE_CONFIG_H
  26 #include "config.h"
  27 #endif
  28
  29 #include "arm.h"
  30 #include "armv4_5.h"
  31 #include "arm_jtag.h"
  32 #include "breakpoints.h"
  33 #include "arm_disassembler.h"
  34 #include <helper/binarybuffer.h>
  35 #include "algorithm.h"
  36 #include "register.h"
  37
  38 /* offsets into armv4_5 core register cache */
  39 enum {
  40 /*      ARMV4_5_CPSR = 31, */
  41         ARMV4_5_SPSR_FIQ = 32,
  42         ARMV4_5_SPSR_IRQ = 33,
  43         ARMV4_5_SPSR_SVC = 34,
  44         ARMV4_5_SPSR_ABT = 35,
  45         ARMV4_5_SPSR_UND = 36,
  46         ARM_SPSR_MON = 41,
  47 };
  48
  49 static const uint8_t arm_usr_indices[17] = {
  50         0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, ARMV4_5_CPSR,
  51 };
  52
  53 static const uint8_t arm_fiq_indices[8] = {
  54         16, 17, 18, 19, 20, 21, 22, ARMV4_5_SPSR_FIQ,
  55 };
  56
  57 static const uint8_t arm_irq_indices[3] = {
  58         23, 24, ARMV4_5_SPSR_IRQ,
  59 };
  60
  61 static const uint8_t arm_svc_indices[3] = {
  62         25, 26, ARMV4_5_SPSR_SVC,
  63 };
  64
  65 static const uint8_t arm_abt_indices[3] = {
  66         27, 28, ARMV4_5_SPSR_ABT,
  67 };
  68
  69 static const uint8_t arm_und_indices[3] = {
  70         29, 30, ARMV4_5_SPSR_UND,
  71 };
  72
  73 static const uint8_t arm_mon_indices[3] = {
  74         39, 40, ARM_SPSR_MON,
  75 };
  76
  77 static const struct {
  78         const char *name;
  79         unsigned short psr;
  80         /* For user and system modes, these list indices for all registers.
  81          * otherwise they're just indices for the shadow registers and SPSR.
  82          */
  83         unsigned short n_indices;
  84         const uint8_t *indices;
  85 } arm_mode_data[] = {
  86         /* Seven modes are standard from ARM7 on. "System" and "User" share
  87          * the same registers; other modes shadow from 3 to 8 registers.
  88          */
  89         {
  90                 .name = "User",
  91                 .psr = ARM_MODE_USR,
  92                 .n_indices = ARRAY_SIZE(arm_usr_indices),
  93                 .indices = arm_usr_indices,
  94         },
  95         {
  96                 .name = "FIQ",
  97                 .psr = ARM_MODE_FIQ,
  98                 .n_indices = ARRAY_SIZE(arm_fiq_indices),
  99                 .indices = arm_fiq_indices,
 100         },
 101         {
 102                 .name = "Supervisor",
 103                 .psr = ARM_MODE_SVC,
 104                 .n_indices = ARRAY_SIZE(arm_svc_indices),
 105                 .indices = arm_svc_indices,
 106         },
 107         {
 108                 .name = "Abort",
 109                 .psr = ARM_MODE_ABT,
 110                 .n_indices = ARRAY_SIZE(arm_abt_indices),
 111                 .indices = arm_abt_indices,
 112         },
 113         {
 114                 .name = "IRQ",
 115                 .psr = ARM_MODE_IRQ,
 116                 .n_indices = ARRAY_SIZE(arm_irq_indices),
 117                 .indices = arm_irq_indices,
 118         },
 119         {
 120                 .name = "Undefined instruction",
 121                 .psr = ARM_MODE_UND,
 122                 .n_indices = ARRAY_SIZE(arm_und_indices),
 123                 .indices = arm_und_indices,
 124         },
 125         {
 126                 .name = "System",
 127                 .psr = ARM_MODE_SYS,
 128                 .n_indices = ARRAY_SIZE(arm_usr_indices),
 129                 .indices = arm_usr_indices,
 130         },
 131         /* TrustZone "Security Extensions" add a secure monitor mode.
 132          * This is distinct from a "debug monitor" which can support
 133          * non-halting debug, in conjunction with some debuggers.
 134          */
 135         {
 136                 .name = "Secure Monitor",
 137                 .psr = ARM_MODE_MON,
 138                 .n_indices = ARRAY_SIZE(arm_mon_indices),
 139                 .indices = arm_mon_indices,
 140         },
 141         {
 142                 .name = "Secure Monitor ARM1176JZF-S",
 143                 .psr = ARM_MODE_1176_MON,
 144                 .n_indices = ARRAY_SIZE(arm_mon_indices),
 145                 .indices = arm_mon_indices,
 146         },
 147
 148         /* These special modes are currently only supported
 149          * by ARMv6M and ARMv7M profiles */
 150         {
 151                 .name = "Thread",
 152                 .psr = ARM_MODE_THREAD,
 153         },
 154         {
 155                 .name = "Thread (User)",
 156                 .psr = ARM_MODE_USER_THREAD,
 157         },
 158         {
 159                 .name = "Handler",
 160                 .psr = ARM_MODE_HANDLER,
 161         },
 162 };
 163
 164 /** Map PSR mode bits to the name of an ARM processor operating mode. */
 165 const char *arm_mode_name(unsigned psr_mode)
 166 {
 167         for (unsigned i = 0; i < ARRAY_SIZE(arm_mode_data); i++) {
 168                 if (arm_mode_data[i].psr == psr_mode)
 169                         return arm_mode_data[i].name;
 170         }
 171         LOG_ERROR("unrecognized psr mode: %#02x", psr_mode);
 172         return "UNRECOGNIZED";
 173 }
 174
 175 /** Return true iff the parameter denotes a valid ARM processor mode. */
 176 bool is_arm_mode(unsigned psr_mode)
 177 {
 178         for (unsigned i = 0; i < ARRAY_SIZE(arm_mode_data); i++) {
 179                 if (arm_mode_data[i].psr == psr_mode)
 180                         return true;
 181         }
 182         return false;
 183 }
 184
 185 /** Map PSR mode bits to linear number indexing armv4_5_core_reg_map */
 186 int arm_mode_to_number(enum arm_mode mode)
 187 {
 188         switch (mode) {
 189                 case ARM_MODE_ANY:
 190                 /* map MODE_ANY to user mode */
 191                 case ARM_MODE_USR:
 192                         return 0;
 193                 case ARM_MODE_FIQ:
 194                         return 1;
 195                 case ARM_MODE_IRQ:
 196                         return 2;
 197                 case ARM_MODE_SVC:
 198                         return 3;
 199                 case ARM_MODE_ABT:
 200                         return 4;
 201                 case ARM_MODE_UND:
 202                         return 5;
 203                 case ARM_MODE_SYS:
 204                         return 6;
 205                 case ARM_MODE_MON:
 206                 case ARM_MODE_1176_MON:
 207                         return 7;
 208                 default:
 209                         LOG_ERROR("invalid mode value encountered %d", mode);
 210                         return -1;
 211         }
 212 }
 213
 214 /** Map linear number indexing armv4_5_core_reg_map to PSR mode bits. */
 215 enum arm_mode armv4_5_number_to_mode(int number)
 216 {
 217         switch (number) {
 218                 case 0:
 219                         return ARM_MODE_USR;
 220                 case 1:
 221                         return ARM_MODE_FIQ;
 222                 case 2:
 223                         return ARM_MODE_IRQ;
 224                 case 3:
 225                         return ARM_MODE_SVC;
 226                 case 4:
 227                         return ARM_MODE_ABT;
 228                 case 5:
 229                         return ARM_MODE_UND;
 230                 case 6:
 231                         return ARM_MODE_SYS;
 232                 case 7:
 233                         return ARM_MODE_MON;
 234                 default:
 235                         LOG_ERROR("mode index out of bounds %d", number);
 236                         return ARM_MODE_ANY;
 237         }
 238 }
 239
 240 static const char *arm_state_strings[] = {
 241         "ARM", "Thumb", "Jazelle", "ThumbEE",
 242 };
 243
 244 /* Templates for ARM core registers.
 245  *
 246  * NOTE:  offsets in this table are coupled to the arm_mode_data
 247  * table above, the armv4_5_core_reg_map array below, and also to
 248  * the ARMV4_5_CPSR symbol (which should vanish after ARM11 updates).
 249  */
 250 static const struct {
 251         /* The name is used for e.g. the "regs" command. */
 252         const char *name;
 253
 254         /* The {cookie, mode} tuple uniquely identifies one register.
 255          * In a given mode, cookies 0..15 map to registers R0..R15,
 256          * with R13..R15 usually called SP, LR, PC.
 257          *
 258          * MODE_ANY is used as *input* to the mapping, and indicates
 259          * various special cases (sigh) and errors.
 260          *
 261          * Cookie 16 is (currently) confusing, since it indicates
 262          * CPSR -or- SPSR depending on whether 'mode' is MODE_ANY.
 263          * (Exception modes have both CPSR and SPSR registers ...)
 264          */
 265         unsigned cookie;
 266         unsigned gdb_index;
 267         enum arm_mode mode;
 268 } arm_core_regs[] = {
 269         /* IMPORTANT:  we guarantee that the first eight cached registers
 270          * correspond to r0..r7, and the fifteenth to PC, so that callers
 271          * don't need to map them.
 272          */
 273         { .name = "r0", .cookie = 0, .mode = ARM_MODE_ANY, .gdb_index = 0, },
 274         { .name = "r1", .cookie = 1, .mode = ARM_MODE_ANY, .gdb_index = 1, },
 275         { .name = "r2", .cookie = 2, .mode = ARM_MODE_ANY, .gdb_index = 2, },
 276         { .name = "r3", .cookie = 3, .mode = ARM_MODE_ANY, .gdb_index = 3, },
 277         { .name = "r4", .cookie = 4, .mode = ARM_MODE_ANY, .gdb_index = 4, },
 278         { .name = "r5", .cookie = 5, .mode = ARM_MODE_ANY, .gdb_index = 5, },
 279         { .name = "r6", .cookie = 6, .mode = ARM_MODE_ANY, .gdb_index = 6, },
 280         { .name = "r7", .cookie = 7, .mode = ARM_MODE_ANY, .gdb_index = 7, },
 281
 282         /* NOTE: regs 8..12 might be shadowed by FIQ ... flagging
 283          * them as MODE_ANY creates special cases.  (ANY means
 284          * "not mapped" elsewhere; here it's "everything but FIQ".)
 285          */
 286         { .name = "r8", .cookie = 8, .mode = ARM_MODE_ANY, .gdb_index = 8, },
 287         { .name = "r9", .cookie = 9, .mode = ARM_MODE_ANY, .gdb_index = 9, },
 288         { .name = "r10", .cookie = 10, .mode = ARM_MODE_ANY, .gdb_index = 10, },
 289         { .name = "r11", .cookie = 11, .mode = ARM_MODE_ANY, .gdb_index = 11, },
 290         { .name = "r12", .cookie = 12, .mode = ARM_MODE_ANY, .gdb_index = 12, },
 291
 292         /* Historical GDB mapping of indices:
 293          *  - 13-14 are sp and lr, but banked counterparts are used
 294          *  - 16-24 are left for deprecated 8 FPA + 1 FPS
 295          *  - 25 is the cpsr
 296          */
 297
 298         /* NOTE all MODE_USR registers are equivalent to MODE_SYS ones */
 299         { .name = "sp_usr", .cookie = 13, .mode = ARM_MODE_USR, .gdb_index = 26, },
 300         { .name = "lr_usr", .cookie = 14, .mode = ARM_MODE_USR, .gdb_index = 27, },
 301
 302         /* guaranteed to be at index 15 */
 303         { .name = "pc", .cookie = 15, .mode = ARM_MODE_ANY, .gdb_index = 15, },
 304         { .name = "r8_fiq", .cookie = 8, .mode = ARM_MODE_FIQ, .gdb_index = 28, },
 305         { .name = "r9_fiq", .cookie = 9, .mode = ARM_MODE_FIQ, .gdb_index = 29, },
 306         { .name = "r10_fiq", .cookie = 10, .mode = ARM_MODE_FIQ, .gdb_index = 30, },
 307         { .name = "r11_fiq", .cookie = 11, .mode = ARM_MODE_FIQ, .gdb_index = 31, },
 308         { .name = "r12_fiq", .cookie = 12, .mode = ARM_MODE_FIQ, .gdb_index = 32, },
 309
 310         { .name = "sp_fiq", .cookie = 13, .mode = ARM_MODE_FIQ, .gdb_index = 33, },
 311         { .name = "lr_fiq", .cookie = 14, .mode = ARM_MODE_FIQ, .gdb_index = 34, },
 312
 313         { .name = "sp_irq", .cookie = 13, .mode = ARM_MODE_IRQ, .gdb_index = 35, },
 314         { .name = "lr_irq", .cookie = 14, .mode = ARM_MODE_IRQ, .gdb_index = 36, },
 315
 316         { .name = "sp_svc", .cookie = 13, .mode = ARM_MODE_SVC, .gdb_index = 37, },
 317         { .name = "lr_svc", .cookie = 14, .mode = ARM_MODE_SVC, .gdb_index = 38, },
 318
 319         { .name = "sp_abt", .cookie = 13, .mode = ARM_MODE_ABT, .gdb_index = 39, },
 320         { .name = "lr_abt", .cookie = 14, .mode = ARM_MODE_ABT, .gdb_index = 40, },
 321
 322         { .name = "sp_und", .cookie = 13, .mode = ARM_MODE_UND, .gdb_index = 41, },
 323         { .name = "lr_und", .cookie = 14, .mode = ARM_MODE_UND, .gdb_index = 42, },
 324
 325         { .name = "cpsr", .cookie = 16, .mode = ARM_MODE_ANY, .gdb_index = 25, },
 326         { .name = "spsr_fiq", .cookie = 16, .mode = ARM_MODE_FIQ, .gdb_index = 43, },
 327         { .name = "spsr_irq", .cookie = 16, .mode = ARM_MODE_IRQ, .gdb_index = 44, },
 328         { .name = "spsr_svc", .cookie = 16, .mode = ARM_MODE_SVC, .gdb_index = 45, },
 329         { .name = "spsr_abt", .cookie = 16, .mode = ARM_MODE_ABT, .gdb_index = 46, },
 330         { .name = "spsr_und", .cookie = 16, .mode = ARM_MODE_UND, .gdb_index = 47, },
 331
 332         /* These are only used for GDB target description, banked registers are accessed instead */
 333         { .name = "sp", .cookie = 13, .mode = ARM_MODE_ANY, .gdb_index = 13, },
 334         { .name = "lr", .cookie = 14, .mode = ARM_MODE_ANY, .gdb_index = 14, },
 335
 336         /* These exist only when the Security Extension (TrustZone) is present */
 337         { .name = "sp_mon", .cookie = 13, .mode = ARM_MODE_MON, .gdb_index = 48, },
 338         { .name = "lr_mon", .cookie = 14, .mode = ARM_MODE_MON, .gdb_index = 49, },
 339         { .name = "spsr_mon", .cookie = 16, .mode = ARM_MODE_MON, .gdb_index = 50, },
 340
 341 };
 342
 343 /* map core mode (USR, FIQ, ...) and register number to
 344  * indices into the register cache
 345  */
 346 const int armv4_5_core_reg_map[8][17] = {
 347         {       /* USR */
 348                 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 31
 349         },
 350         {       /* FIQ (8 shadows of USR, vs normal 3) */
 351                 0, 1, 2, 3, 4, 5, 6, 7, 16, 17, 18, 19, 20, 21, 22, 15, 32
 352         },
 353         {       /* IRQ */
 354                 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 23, 24, 15, 33
 355         },
 356         {       /* SVC */
 357                 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 25, 26, 15, 34
 358         },
 359         {       /* ABT */
 360                 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 27, 28, 15, 35
 361         },
 362         {       /* UND */
 363                 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 29, 30, 15, 36
 364         },
 365         {       /* SYS (same registers as USR) */
 366                 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 31
 367         },
 368         {       /* MON */
 369                 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 37, 38, 15, 39,
 370         }
 371 };
 372
 373 /**
 374  * Configures host-side ARM records to reflect the specified CPSR.
 375  * Later, code can use arm_reg_current() to map register numbers
 376  * according to how they are exposed by this mode.
 377  */
 378 void arm_set_cpsr(struct arm *arm, uint32_t cpsr)
 379 {
 380         enum arm_mode mode = cpsr & 0x1f;
 381         int num;
 382
 383         /* NOTE:  this may be called very early, before the register
 384          * cache is set up.  We can't defend against many errors, in
 385          * particular against CPSRs that aren't valid *here* ...
 386          */
 387         if (arm->cpsr) {
 388                 buf_set_u32(arm->cpsr->value, 0, 32, cpsr);
 389                 arm->cpsr->valid = 1;
 390                 arm->cpsr->dirty = 0;
 391         }
 392
 393         arm->core_mode = mode;
 394
 395         /* mode_to_number() warned; set up a somewhat-sane mapping */
 396         num = arm_mode_to_number(mode);
 397         if (num < 0) {
 398                 mode = ARM_MODE_USR;
 399                 num = 0;
 400         }
 401
 402         arm->map = &armv4_5_core_reg_map[num][0];
 403         arm->spsr = (mode == ARM_MODE_USR || mode == ARM_MODE_SYS)
 404                 ? NULL
 405                 : arm->core_cache->reg_list + arm->map[16];
 406
 407         /* Older ARMs won't have the J bit */
 408         enum arm_state state;
 409
 410         if (cpsr & (1 << 5)) {  /* T */
 411                 if (cpsr & (1 << 24)) { /* J */
 412                         LOG_WARNING("ThumbEE -- incomplete support");
 413                         state = ARM_STATE_THUMB_EE;
 414                 } else
 415                         state = ARM_STATE_THUMB;
 416         } else {
 417                 if (cpsr & (1 << 24)) { /* J */
 418                         LOG_ERROR("Jazelle state handling is BROKEN!");
 419                         state = ARM_STATE_JAZELLE;
 420                 } else
 421                         state = ARM_STATE_ARM;
 422         }
 423         arm->core_state = state;
 424
 425         LOG_DEBUG("set CPSR %#8.8x: %s mode, %s state", (unsigned) cpsr,
 426                 arm_mode_name(mode),
 427                 arm_state_strings[arm->core_state]);
 428 }
 429
 430 /**
 431  * Returns handle to the register currently mapped to a given number.
 432  * Someone must have called arm_set_cpsr() before.
 433  *
 434  * \param arm This core's state and registers are used.
 435  * \param regnum From 0..15 corresponding to R0..R14 and PC.
 436  *      Note that R0..R7 don't require mapping; you may access those
 437  *      as the first eight entries in the register cache.  Likewise
 438  *      R15 (PC) doesn't need mapping; you may also access it directly.
 439  *      However, R8..R14, and SPSR (arm->spsr) *must* be mapped.
 440  *      CPSR (arm->cpsr) is also not mapped.
 441  */
 442 struct reg *arm_reg_current(struct arm *arm, unsigned regnum)
 443 {
 444         struct reg *r;
 445
 446         if (regnum > 16)
 447                 return NULL;
 448
 449         if (!arm->map) {
 450                 LOG_ERROR("Register map is not available yet, the target is not fully initialised");
 451                 r = arm->core_cache->reg_list + regnum;
 452         } else
 453                 r = arm->core_cache->reg_list + arm->map[regnum];
 454
 455         /* e.g. invalid CPSR said "secure monitor" mode on a core
 456          * that doesn't support it...
 457          */
 458         if (!r) {
 459                 LOG_ERROR("Invalid CPSR mode");
 460                 r = arm->core_cache->reg_list + regnum;
 461         }
 462
 463         return r;
 464 }
 465
 466 static const uint8_t arm_gdb_dummy_fp_value[12];
 467
 468 static struct reg_feature arm_gdb_dummy_fp_features = {
 469         .name = "net.sourceforge.openocd.fake_fpa"
 470 };
 471
 472 /**
 473  * Dummy FPA registers are required to support GDB on ARM.
 474  * Register packets require eight obsolete FPA register values.
 475  * Modern ARM cores use Vector Floating Point (VFP), if they
 476  * have any floating point support.  VFP is not FPA-compatible.
 477  */
 478 struct reg arm_gdb_dummy_fp_reg = {
 479         .name = "GDB dummy FPA register",
 480         .value = (uint8_t *) arm_gdb_dummy_fp_value,
 481         .valid = 1,
 482         .size = 96,
 483         .exist = false,
 484         .number = 16,
 485         .feature = &arm_gdb_dummy_fp_features,
 486         .group = "fake_fpa",
 487 };
 488
 489 static const uint8_t arm_gdb_dummy_fps_value[4];
 490
 491 /**
 492  * Dummy FPA status registers are required to support GDB on ARM.
 493  * Register packets require an obsolete FPA status register.
 494  */
 495 struct reg arm_gdb_dummy_fps_reg = {
 496         .name = "GDB dummy FPA status register",
 497         .value = (uint8_t *) arm_gdb_dummy_fps_value,
 498         .valid = 1,
 499         .size = 32,
 500         .exist = false,
 501         .number = 24,
 502         .feature = &arm_gdb_dummy_fp_features,
 503         .group = "fake_fpa",
 504 };
 505
 506 static void arm_gdb_dummy_init(void) __attribute__ ((constructor));
 507
 508 static void arm_gdb_dummy_init(void)
 509 {
 510         register_init_dummy(&arm_gdb_dummy_fp_reg);
 511         register_init_dummy(&arm_gdb_dummy_fps_reg);
 512 }
 513
 514 static int armv4_5_get_core_reg(struct reg *reg)
 515 {
 516         int retval;
 517         struct arm_reg *reg_arch_info = reg->arch_info;
 518         struct target *target = reg_arch_info->target;
 519
 520         if (target->state != TARGET_HALTED) {
 521                 LOG_ERROR("Target not halted");
 522                 return ERROR_TARGET_NOT_HALTED;
 523         }
 524
 525         retval = reg_arch_info->arm->read_core_reg(target, reg,
 526                         reg_arch_info->num, reg_arch_info->mode);
 527         if (retval == ERROR_OK) {
 528                 reg->valid = 1;
 529                 reg->dirty = 0;
 530         }
 531
 532         return retval;
 533 }
 534
 535 static int armv4_5_set_core_reg(struct reg *reg, uint8_t *buf)
 536 {
 537         struct arm_reg *reg_arch_info = reg->arch_info;
 538         struct target *target = reg_arch_info->target;
 539         struct arm *armv4_5_target = target_to_arm(target);
 540         uint32_t value = buf_get_u32(buf, 0, 32);
 541
 542         if (target->state != TARGET_HALTED) {
 543                 LOG_ERROR("Target not halted");
 544                 return ERROR_TARGET_NOT_HALTED;
 545         }
 546
 547         /* Except for CPSR, the "reg" command exposes a writeback model
 548          * for the register cache.
 549          */
 550         if (reg == armv4_5_target->cpsr) {
 551                 arm_set_cpsr(armv4_5_target, value);
 552
 553                 /* Older cores need help to be in ARM mode during halt
 554                  * mode debug, so we clear the J and T bits if we flush.
 555                  * For newer cores (v6/v7a/v7r) we don't need that, but
 556                  * it won't hurt since CPSR is always flushed anyway.
 557                  */
 558                 if (armv4_5_target->core_mode !=
 559                         (enum arm_mode)(value & 0x1f)) {
 560                         LOG_DEBUG("changing ARM core mode to '%s'",
 561                                 arm_mode_name(value & 0x1f));
 562                         value &= ~((1 << 24) | (1 << 5));
 563                         uint8_t t[4];
 564                         buf_set_u32(t, 0, 32, value);
 565                         armv4_5_target->write_core_reg(target, reg,
 566                                 16, ARM_MODE_ANY, t);
 567                 }
 568         } else {
 569                 buf_set_u32(reg->value, 0, 32, value);
 570                 reg->valid = 1;
 571         }
 572         reg->dirty = 1;
 573
 574         return ERROR_OK;
 575 }
 576
 577 static const struct reg_arch_type arm_reg_type = {
 578         .get = armv4_5_get_core_reg,
 579         .set = armv4_5_set_core_reg,
 580 };
 581
 582 struct reg_cache *arm_build_reg_cache(struct target *target, struct arm *arm)
 583 {
 584         int num_regs = ARRAY_SIZE(arm_core_regs);
 585         struct reg_cache *cache = malloc(sizeof(struct reg_cache));
 586         struct reg *reg_list = calloc(num_regs, sizeof(struct reg));
 587         struct arm_reg *reg_arch_info = calloc(num_regs, sizeof(struct arm_reg));
 588         int i;
 589
 590         if (!cache || !reg_list || !reg_arch_info) {
 591                 free(cache);
 592                 free(reg_list);
 593                 free(reg_arch_info);
 594                 return NULL;
 595         }
 596
 597         cache->name = "ARM registers";
 598         cache->next = NULL;
 599         cache->reg_list = reg_list;
 600         cache->num_regs = 0;
 601
 602         for (i = 0; i < num_regs; i++) {
 603                 /* Skip registers this core doesn't expose */
 604                 if (arm_core_regs[i].mode == ARM_MODE_MON
 605                         && arm->core_type != ARM_MODE_MON)
 606                         continue;
 607
 608                 /* REVISIT handle Cortex-M, which only shadows R13/SP */
 609
 610                 reg_arch_info[i].num = arm_core_regs[i].cookie;
 611                 reg_arch_info[i].mode = arm_core_regs[i].mode;
 612                 reg_arch_info[i].target = target;
 613                 reg_arch_info[i].arm = arm;
 614
 615                 reg_list[i].name = arm_core_regs[i].name;
 616                 reg_list[i].number = arm_core_regs[i].gdb_index;
 617                 reg_list[i].size = 32;
 618                 reg_list[i].value = reg_arch_info[i].value;
 619                 reg_list[i].type = &arm_reg_type;
 620                 reg_list[i].arch_info = &reg_arch_info[i];
 621                 reg_list[i].exist = true;
 622
 623                 /* This really depends on the calling convention in use */
 624                 reg_list[i].caller_save = false;
 625
 626                 /* Registers data type, as used by GDB target description */
 627                 reg_list[i].reg_data_type = malloc(sizeof(struct reg_data_type));
 628                 switch (arm_core_regs[i].cookie) {
 629                 case 13:
 630                         reg_list[i].reg_data_type->type = REG_TYPE_DATA_PTR;
 631                         break;
 632                 case 14:
 633                 case 15:
 634                         reg_list[i].reg_data_type->type = REG_TYPE_CODE_PTR;
 635                     break;
 636                 default:
 637                         reg_list[i].reg_data_type->type = REG_TYPE_UINT32;
 638                     break;
 639                 }
 640
 641                 /* let GDB shows banked registers only in "info all-reg" */
 642                 reg_list[i].feature = malloc(sizeof(struct reg_feature));
 643                 if (reg_list[i].number <= 15 || reg_list[i].number == 25) {
 644                         reg_list[i].feature->name = "org.gnu.gdb.arm.core";
 645                         reg_list[i].group = "general";
 646                 } else {
 647                         reg_list[i].feature->name = "net.sourceforge.openocd.banked";
 648                         reg_list[i].group = "banked";
 649                 }
 650
 651                 cache->num_regs++;
 652         }
 653
 654         arm->pc = reg_list + 15;
 655         arm->cpsr = reg_list + ARMV4_5_CPSR;
 656         arm->core_cache = cache;
 657         return cache;
 658 }
 659
 660 int arm_arch_state(struct target *target)
 661 {
 662         struct arm *arm = target_to_arm(target);
 663
 664         if (arm->common_magic != ARM_COMMON_MAGIC) {
 665                 LOG_ERROR("BUG: called for a non-ARM target");
 666                 return ERROR_FAIL;
 667         }
 668
 669         /* avoid filling log waiting for fileio reply */
 670         if (arm->semihosting_hit_fileio)
 671                 return ERROR_OK;
 672
 673         LOG_USER("target halted in %s state due to %s, current mode: %s\n"
 674                 "cpsr: 0x%8.8" PRIx32 " pc: 0x%8.8" PRIx32 "%s%s",
 675                 arm_state_strings[arm->core_state],
 676                 debug_reason_name(target),
 677                 arm_mode_name(arm->core_mode),
 678                 buf_get_u32(arm->cpsr->value, 0, 32),
 679                 buf_get_u32(arm->pc->value, 0, 32),
 680                 arm->is_semihosting ? ", semihosting" : "",
 681                 arm->is_semihosting_fileio ? " fileio" : "");
 682
 683         return ERROR_OK;
 684 }
 685
 686 #define ARMV4_5_CORE_REG_MODENUM(cache, mode, num) \
 687         (cache->reg_list[armv4_5_core_reg_map[mode][num]])
 688
 689 COMMAND_HANDLER(handle_armv4_5_reg_command)
 690 {
 691         struct target *target = get_current_target(CMD_CTX);
 692         struct arm *arm = target_to_arm(target);
 693         struct reg *regs;
 694
 695         if (!is_arm(arm)) {
 696                 command_print(CMD_CTX, "current target isn't an ARM");
 697                 return ERROR_FAIL;
 698         }
 699
 700         if (target->state != TARGET_HALTED) {
 701                 command_print(CMD_CTX, "error: target must be halted for register accesses");
 702                 return ERROR_FAIL;
 703         }
 704
 705         if (arm->core_type != ARM_MODE_ANY) {
 706                 command_print(CMD_CTX,
 707                         "Microcontroller Profile not supported - use standard reg cmd");
 708                 return ERROR_OK;
 709         }
 710
 711         if (!is_arm_mode(arm->core_mode)) {
 712                 LOG_ERROR("not a valid arm core mode - communication failure?");
 713                 return ERROR_FAIL;
 714         }
 715
 716         if (!arm->full_context) {
 717                 command_print(CMD_CTX, "error: target doesn't support %s",
 718                         CMD_NAME);
 719                 return ERROR_FAIL;
 720         }
 721
 722         regs = arm->core_cache->reg_list;
 723
 724         for (unsigned mode = 0; mode < ARRAY_SIZE(arm_mode_data); mode++) {
 725                 const char *name;
 726                 char *sep = "\n";
 727                 char *shadow = "";
 728
 729                 /* label this bank of registers (or shadows) */
 730                 switch (arm_mode_data[mode].psr) {
 731                         case ARM_MODE_SYS:
 732                                 continue;
 733                         case ARM_MODE_USR:
 734                                 name = "System and User";
 735                                 sep = "";
 736                                 break;
 737                         case ARM_MODE_MON:
 738                                 if (arm->core_type != ARM_MODE_MON)
 739                                         continue;
 740                         /* FALLTHROUGH */
 741                         default:
 742                                 name = arm_mode_data[mode].name;
 743                                 shadow = "shadow ";
 744                                 break;
 745                 }
 746                 command_print(CMD_CTX, "%s%s mode %sregisters",
 747                         sep, name, shadow);
 748
 749                 /* display N rows of up to 4 registers each */
 750                 for (unsigned i = 0; i < arm_mode_data[mode].n_indices; ) {
 751                         char output[80];
 752                         int output_len = 0;
 753
 754                         for (unsigned j = 0; j < 4; j++, i++) {
 755                                 uint32_t value;
 756                                 struct reg *reg = regs;
 757
 758                                 if (i >= arm_mode_data[mode].n_indices)
 759                                         break;
 760
 761                                 reg += arm_mode_data[mode].indices[i];
 762
 763                                 /* REVISIT be smarter about faults... */
 764                                 if (!reg->valid)
 765                                         arm->full_context(target);
 766
 767                                 value = buf_get_u32(reg->value, 0, 32);
 768                                 output_len += snprintf(output + output_len,
 769                                                 sizeof(output) - output_len,
 770                                                 "%8s: %8.8" PRIx32 " ",
 771                                                 reg->name, value);
 772                         }
 773                         command_print(CMD_CTX, "%s", output);
 774                 }
 775         }
 776
 777         return ERROR_OK;
 778 }
 779
 780 COMMAND_HANDLER(handle_armv4_5_core_state_command)
 781 {
 782         struct target *target = get_current_target(CMD_CTX);
 783         struct arm *arm = target_to_arm(target);
 784
 785         if (!is_arm(arm)) {
 786                 command_print(CMD_CTX, "current target isn't an ARM");
 787                 return ERROR_FAIL;
 788         }
 789
 790         if (arm->core_type == ARM_MODE_THREAD) {
 791                 /* armv7m not supported */
 792                 command_print(CMD_CTX, "Unsupported Command");
 793                 return ERROR_OK;
 794         }
 795
 796         if (CMD_ARGC > 0) {
 797                 if (strcmp(CMD_ARGV[0], "arm") == 0)
 798                         arm->core_state = ARM_STATE_ARM;
 799                 if (strcmp(CMD_ARGV[0], "thumb") == 0)
 800                         arm->core_state = ARM_STATE_THUMB;
 801         }
 802
 803         command_print(CMD_CTX, "core state: %s", arm_state_strings[arm->core_state]);
 804
 805         return ERROR_OK;
 806 }
 807
 808 COMMAND_HANDLER(handle_arm_disassemble_command)
 809 {
 810         int retval = ERROR_OK;
 811         struct target *target = get_current_target(CMD_CTX);
 812
 813         if (target == NULL) {
 814                 LOG_ERROR("No target selected");
 815                 return ERROR_FAIL;
 816         }
 817
 818         struct arm *arm = target_to_arm(target);
 819         target_addr_t address;
 820         int count = 1;
 821         int thumb = 0;
 822
 823         if (!is_arm(arm)) {
 824                 command_print(CMD_CTX, "current target isn't an ARM");
 825                 return ERROR_FAIL;
 826         }
 827
 828         if (arm->core_type == ARM_MODE_THREAD) {
 829                 /* armv7m is always thumb mode */
 830                 thumb = 1;
 831         }
 832
 833         switch (CMD_ARGC) {
 834                 case 3:
 835                         if (strcmp(CMD_ARGV[2], "thumb") != 0)
 836                                 goto usage;
 837                         thumb = 1;
 838                 /* FALL THROUGH */
 839                 case 2:
 840                         COMMAND_PARSE_NUMBER(int, CMD_ARGV[1], count);
 841                 /* FALL THROUGH */
 842                 case 1:
 843                         COMMAND_PARSE_ADDRESS(CMD_ARGV[0], address);
 844                         if (address & 0x01) {
 845                                 if (!thumb) {
 846                                         command_print(CMD_CTX, "Disassemble as Thumb");
 847                                         thumb = 1;
 848                                 }
 849                                 address &= ~1;
 850                         }
 851                         break;
 852                 default:
 853 usage:
 854                         count = 0;
 855                         retval = ERROR_COMMAND_SYNTAX_ERROR;
 856         }
 857
 858         while (count-- > 0) {
 859                 struct arm_instruction cur_instruction;
 860
 861                 if (thumb) {
 862                         /* Always use Thumb2 disassembly for best handling
 863                          * of 32-bit BL/BLX, and to work with newer cores
 864                          * (some ARMv6, all ARMv7) that use Thumb2.
 865                          */
 866                         retval = thumb2_opcode(target, address,
 867                                         &cur_instruction);
 868                         if (retval != ERROR_OK)
 869                                 break;
 870                 } else {
 871                         uint32_t opcode;
 872
 873                         retval = target_read_u32(target, address, &opcode);
 874                         if (retval != ERROR_OK)
 875                                 break;
 876                         retval = arm_evaluate_opcode(opcode, address,
 877                                         &cur_instruction) != ERROR_OK;
 878                         if (retval != ERROR_OK)
 879                                 break;
 880                 }
 881                 command_print(CMD_CTX, "%s", cur_instruction.text);
 882                 address += cur_instruction.instruction_size;
 883         }
 884
 885         return retval;
 886 }
 887
 888 static int jim_mcrmrc(Jim_Interp *interp, int argc, Jim_Obj * const *argv)
 889 {
 890         struct command_context *context;
 891         struct target *target;
 892         struct arm *arm;
 893         int retval;
 894
 895         context = current_command_context(interp);
 896         assert(context != NULL);
 897
 898         target = get_current_target(context);
 899         if (target == NULL) {
 900                 LOG_ERROR("%s: no current target", __func__);
 901                 return JIM_ERR;
 902         }
 903         if (!target_was_examined(target)) {
 904                 LOG_ERROR("%s: not yet examined", target_name(target));
 905                 return JIM_ERR;
 906         }
 907         arm = target_to_arm(target);
 908         if (!is_arm(arm)) {
 909                 LOG_ERROR("%s: not an ARM", target_name(target));
 910                 return JIM_ERR;
 911         }
 912
 913         if ((argc < 6) || (argc > 7)) {
 914                 /* FIXME use the command name to verify # params... */
 915                 LOG_ERROR("%s: wrong number of arguments", __func__);
 916                 return JIM_ERR;
 917         }
 918
 919         int cpnum;
 920         uint32_t op1;
 921         uint32_t op2;
 922         uint32_t CRn;
 923         uint32_t CRm;
 924         uint32_t value;
 925         long l;
 926
 927         /* NOTE:  parameter sequence matches ARM instruction set usage:
 928          *      MCR     pNUM, op1, rX, CRn, CRm, op2    ; write CP from rX
 929          *      MRC     pNUM, op1, rX, CRn, CRm, op2    ; read CP into rX
 930          * The "rX" is necessarily omitted; it uses Tcl mechanisms.
 931          */
 932         retval = Jim_GetLong(interp, argv[1], &l);
 933         if (retval != JIM_OK)
 934                 return retval;
 935         if (l & ~0xf) {
 936                 LOG_ERROR("%s: %s %d out of range", __func__,
 937                         "coprocessor", (int) l);
 938                 return JIM_ERR;
 939         }
 940         cpnum = l;
 941
 942         retval = Jim_GetLong(interp, argv[2], &l);
 943         if (retval != JIM_OK)
 944                 return retval;
 945         if (l & ~0x7) {
 946                 LOG_ERROR("%s: %s %d out of range", __func__,
 947                         "op1", (int) l);
 948                 return JIM_ERR;
 949         }
 950         op1 = l;
 951
 952         retval = Jim_GetLong(interp, argv[3], &l);
 953         if (retval != JIM_OK)
 954                 return retval;
 955         if (l & ~0xf) {
 956                 LOG_ERROR("%s: %s %d out of range", __func__,
 957                         "CRn", (int) l);
 958                 return JIM_ERR;
 959         }
 960         CRn = l;
 961
 962         retval = Jim_GetLong(interp, argv[4], &l);
 963         if (retval != JIM_OK)
 964                 return retval;
 965         if (l & ~0xf) {
 966                 LOG_ERROR("%s: %s %d out of range", __func__,
 967                         "CRm", (int) l);
 968                 return JIM_ERR;
 969         }
 970         CRm = l;
 971
 972         retval = Jim_GetLong(interp, argv[5], &l);
 973         if (retval != JIM_OK)
 974                 return retval;
 975         if (l & ~0x7) {
 976                 LOG_ERROR("%s: %s %d out of range", __func__,
 977                         "op2", (int) l);
 978                 return JIM_ERR;
 979         }
 980         op2 = l;
 981
 982         value = 0;
 983
 984         /* FIXME don't assume "mrc" vs "mcr" from the number of params;
 985          * that could easily be a typo!  Check both...
 986          *
 987          * FIXME change the call syntax here ... simplest to just pass
 988          * the MRC() or MCR() instruction to be executed.  That will also
 989          * let us support the "mrc2" and "mcr2" opcodes (toggling one bit)
 990          * if that's ever needed.
 991          */
 992         if (argc == 7) {
 993                 retval = Jim_GetLong(interp, argv[6], &l);
 994                 if (retval != JIM_OK)
 995                         return retval;
 996                 value = l;
 997
 998                 /* NOTE: parameters reordered! */
 999                 /* ARMV4_5_MCR(cpnum, op1, 0, CRn, CRm, op2) */
1000                 retval = arm->mcr(target, cpnum, op1, op2, CRn, CRm, value);
1001                 if (retval != ERROR_OK)
1002                         return JIM_ERR;
1003         } else {
1004                 /* NOTE: parameters reordered! */
1005                 /* ARMV4_5_MRC(cpnum, op1, 0, CRn, CRm, op2) */
1006                 retval = arm->mrc(target, cpnum, op1, op2, CRn, CRm, &value);
1007                 if (retval != ERROR_OK)
1008                         return JIM_ERR;
1009
1010                 Jim_SetResult(interp, Jim_NewIntObj(interp, value));
1011         }
1012
1013         return JIM_OK;
1014 }
1015
1016 COMMAND_HANDLER(handle_arm_semihosting_command)
1017 {
1018         struct target *target = get_current_target(CMD_CTX);
1019
1020         if (target == NULL) {
1021                 LOG_ERROR("No target selected");
1022                 return ERROR_FAIL;
1023         }
1024
1025         struct arm *arm = target_to_arm(target);
1026
1027         if (!is_arm(arm)) {
1028                 command_print(CMD_CTX, "current target isn't an ARM");
1029                 return ERROR_FAIL;
1030         }
1031
1032         if (!arm->setup_semihosting) {
1033                 command_print(CMD_CTX, "semihosting not supported for current target");
1034                 return ERROR_FAIL;
1035         }
1036
1037         if (CMD_ARGC > 0) {
1038                 int semihosting;
1039
1040                 COMMAND_PARSE_ENABLE(CMD_ARGV[0], semihosting);
1041
1042                 if (!target_was_examined(target)) {
1043                         LOG_ERROR("Target not examined yet");
1044                         return ERROR_FAIL;
1045                 }
1046
1047                 if (arm->setup_semihosting(target, semihosting) != ERROR_OK) {
1048                         LOG_ERROR("Failed to Configure semihosting");
1049                         return ERROR_FAIL;
1050                 }
1051
1052                 /* FIXME never let that "catch" be dropped! */
1053                 arm->is_semihosting = semihosting;
1054         }
1055
1056         command_print(CMD_CTX, "semihosting is %s",
1057                 arm->is_semihosting
1058                 ? "enabled" : "disabled");
1059
1060         return ERROR_OK;
1061 }
1062
1063 COMMAND_HANDLER(handle_arm_semihosting_fileio_command)
1064 {
1065         struct target *target = get_current_target(CMD_CTX);
1066
1067         if (target == NULL) {
1068                 LOG_ERROR("No target selected");
1069                 return ERROR_FAIL;
1070         }
1071
1072         struct arm *arm = target_to_arm(target);
1073
1074         if (!is_arm(arm)) {
1075                 command_print(CMD_CTX, "current target isn't an ARM");
1076                 return ERROR_FAIL;
1077         }
1078
1079         if (!arm->is_semihosting) {
1080                 command_print(CMD_CTX, "semihosting is not enabled");
1081                 return ERROR_FAIL;
1082         }
1083
1084         if (CMD_ARGC > 0)
1085                 COMMAND_PARSE_ENABLE(CMD_ARGV[0], arm->is_semihosting_fileio);
1086
1087         command_print(CMD_CTX, "semihosting fileio is %s",
1088                 arm->is_semihosting_fileio
1089                 ? "enabled" : "disabled");
1090
1091         return ERROR_OK;
1092 }
1093
1094 COMMAND_HANDLER(handle_arm_semihosting_cmdline)
1095 {
1096         struct target *target = get_current_target(CMD_CTX);
1097         unsigned int i;
1098
1099         if (target == NULL) {
1100                 LOG_ERROR("No target selected");
1101                 return ERROR_FAIL;
1102         }
1103
1104         struct arm *arm = target_to_arm(target);
1105
1106         if (!is_arm(arm)) {
1107                 command_print(CMD_CTX, "current target isn't an ARM");
1108                 return ERROR_FAIL;
1109         }
1110
1111         if (!arm->setup_semihosting) {
1112                 command_print(CMD_CTX, "semihosting not supported for current target");
1113                 return ERROR_FAIL;
1114         }
1115
1116         free(arm->semihosting_cmdline);
1117         arm->semihosting_cmdline = CMD_ARGC > 0 ? strdup(CMD_ARGV[0]) : NULL;
1118
1119         for (i = 1; i < CMD_ARGC; i++) {
1120                 char *cmdline = alloc_printf("%s %s", arm->semihosting_cmdline, CMD_ARGV[i]);
1121                 if (cmdline == NULL)
1122                         break;
1123                 free(arm->semihosting_cmdline);
1124                 arm->semihosting_cmdline = cmdline;
1125         }
1126
1127         return ERROR_OK;
1128 }
1129
1130 static const struct command_registration arm_exec_command_handlers[] = {
1131         {
1132                 .name = "reg",
1133                 .handler = handle_armv4_5_reg_command,
1134                 .mode = COMMAND_EXEC,
1135                 .help = "display ARM core registers",
1136                 .usage = "",
1137         },
1138         {
1139                 .name = "core_state",
1140                 .handler = handle_armv4_5_core_state_command,
1141                 .mode = COMMAND_EXEC,
1142                 .usage = "['arm'|'thumb']",
1143                 .help = "display/change ARM core state",
1144         },
1145         {
1146                 .name = "disassemble",
1147                 .handler = handle_arm_disassemble_command,
1148                 .mode = COMMAND_EXEC,
1149                 .usage = "address [count ['thumb']]",
1150                 .help = "disassemble instructions ",
1151         },
1152         {
1153                 .name = "mcr",
1154                 .mode = COMMAND_EXEC,
1155                 .jim_handler = &jim_mcrmrc,
1156                 .help = "write coprocessor register",
1157                 .usage = "cpnum op1 CRn CRm op2 value",
1158         },
1159         {
1160                 .name = "mrc",
1161                 .jim_handler = &jim_mcrmrc,
1162                 .help = "read coprocessor register",
1163                 .usage = "cpnum op1 CRn CRm op2",
1164         },
1165         {
1166                 "semihosting",
1167                 .handler = handle_arm_semihosting_command,
1168                 .mode = COMMAND_EXEC,
1169                 .usage = "['enable'|'disable']",
1170                 .help = "activate support for semihosting operations",
1171         },
1172         {
1173                 "semihosting_cmdline",
1174                 .handler = handle_arm_semihosting_cmdline,
1175                 .mode = COMMAND_EXEC,
1176                 .usage = "arguments",
1177                 .help = "command line arguments to be passed to program",
1178         },
1179         {
1180                 "semihosting_fileio",
1181                 .handler = handle_arm_semihosting_fileio_command,
1182                 .mode = COMMAND_EXEC,
1183                 .usage = "['enable'|'disable']",
1184                 .help = "activate support for semihosting fileio operations",
1185         },
1186
1187         COMMAND_REGISTRATION_DONE
1188 };
1189 const struct command_registration arm_command_handlers[] = {
1190         {
1191                 .name = "arm",
1192                 .mode = COMMAND_ANY,
1193                 .help = "ARM command group",
1194                 .usage = "",
1195                 .chain = arm_exec_command_handlers,
1196         },
1197         COMMAND_REGISTRATION_DONE
1198 };
1199
1200 int arm_get_gdb_reg_list(struct target *target,
1201         struct reg **reg_list[], int *reg_list_size,
1202         enum target_register_class reg_class)
1203 {
1204         struct arm *arm = target_to_arm(target);
1205         unsigned int i;
1206
1207         if (!is_arm_mode(arm->core_mode)) {
1208                 LOG_ERROR("not a valid arm core mode - communication failure?");
1209                 return ERROR_FAIL;
1210         }
1211
1212         switch (reg_class) {
1213         case REG_CLASS_GENERAL:
1214                 *reg_list_size = 26;
1215                 *reg_list = malloc(sizeof(struct reg *) * (*reg_list_size));
1216
1217                 for (i = 0; i < 16; i++)
1218                                 (*reg_list)[i] = arm_reg_current(arm, i);
1219
1220                 /* For GDB compatibility, take FPA registers size into account and zero-fill it*/
1221                 for (i = 16; i < 24; i++)
1222                                 (*reg_list)[i] = &arm_gdb_dummy_fp_reg;
1223                 (*reg_list)[24] = &arm_gdb_dummy_fps_reg;
1224
1225                 (*reg_list)[25] = arm->cpsr;
1226
1227                 return ERROR_OK;
1228                 break;
1229
1230         case REG_CLASS_ALL:
1231                 *reg_list_size = (arm->core_type != ARM_MODE_MON ? 48 : 51);
1232                 *reg_list = malloc(sizeof(struct reg *) * (*reg_list_size));
1233
1234                 for (i = 0; i < 16; i++)
1235                                 (*reg_list)[i] = arm_reg_current(arm, i);
1236
1237                 for (i = 13; i < ARRAY_SIZE(arm_core_regs); i++) {
1238                                 int reg_index = arm->core_cache->reg_list[i].number;
1239                                 if (!(arm_core_regs[i].mode == ARM_MODE_MON
1240                                                 && arm->core_type != ARM_MODE_MON))
1241                                         (*reg_list)[reg_index] = &(arm->core_cache->reg_list[i]);
1242                 }
1243
1244                 /* When we supply the target description, there is no need for fake FPA */
1245                 for (i = 16; i < 24; i++) {
1246                                 (*reg_list)[i] = &arm_gdb_dummy_fp_reg;
1247                                 (*reg_list)[i]->size = 0;
1248                 }
1249                 (*reg_list)[24] = &arm_gdb_dummy_fps_reg;
1250                 (*reg_list)[24]->size = 0;
1251
1252                 return ERROR_OK;
1253                 break;
1254
1255         default:
1256                 LOG_ERROR("not a valid register class type in query.");
1257                 return ERROR_FAIL;
1258                 break;
1259         }
1260 }
1261
1262 /* wait for execution to complete and check exit point */
1263 static int armv4_5_run_algorithm_completion(struct target *target,
1264         uint32_t exit_point,
1265         int timeout_ms,
1266         void *arch_info)
1267 {
1268         int retval;
1269         struct arm *arm = target_to_arm(target);
1270
1271         retval = target_wait_state(target, TARGET_HALTED, timeout_ms);
1272         if (retval != ERROR_OK)
1273                 return retval;
1274         if (target->state != TARGET_HALTED) {
1275                 retval = target_halt(target);
1276                 if (retval != ERROR_OK)
1277                         return retval;
1278                 retval = target_wait_state(target, TARGET_HALTED, 500);
1279                 if (retval != ERROR_OK)
1280                         return retval;
1281                 return ERROR_TARGET_TIMEOUT;
1282         }
1283
1284         /* fast exit: ARMv5+ code can use BKPT */
1285         if (exit_point && buf_get_u32(arm->pc->value, 0, 32) != exit_point) {
1286                 LOG_WARNING(
1287                         "target reentered debug state, but not at the desired exit point: 0x%4.4" PRIx32 "",
1288                         buf_get_u32(arm->pc->value, 0, 32));
1289                 return ERROR_TARGET_TIMEOUT;
1290         }
1291
1292         return ERROR_OK;
1293 }
1294
1295 int armv4_5_run_algorithm_inner(struct target *target,
1296         int num_mem_params, struct mem_param *mem_params,
1297         int num_reg_params, struct reg_param *reg_params,
1298         uint32_t entry_point, uint32_t exit_point,
1299         int timeout_ms, void *arch_info,
1300         int (*run_it)(struct target *target, uint32_t exit_point,
1301         int timeout_ms, void *arch_info))
1302 {
1303         struct arm *arm = target_to_arm(target);
1304         struct arm_algorithm *arm_algorithm_info = arch_info;
1305         enum arm_state core_state = arm->core_state;
1306         uint32_t context[17];
1307         uint32_t cpsr;
1308         int exit_breakpoint_size = 0;
1309         int i;
1310         int retval = ERROR_OK;
1311
1312         LOG_DEBUG("Running algorithm");
1313
1314         if (arm_algorithm_info->common_magic != ARM_COMMON_MAGIC) {
1315                 LOG_ERROR("current target isn't an ARMV4/5 target");
1316                 return ERROR_TARGET_INVALID;
1317         }
1318
1319         if (target->state != TARGET_HALTED) {
1320                 LOG_WARNING("target not halted");
1321                 return ERROR_TARGET_NOT_HALTED;
1322         }
1323
1324         if (!is_arm_mode(arm->core_mode)) {
1325                 LOG_ERROR("not a valid arm core mode - communication failure?");
1326                 return ERROR_FAIL;
1327         }
1328
1329         /* armv5 and later can terminate with BKPT instruction; less overhead */
1330         if (!exit_point && arm->is_armv4) {
1331                 LOG_ERROR("ARMv4 target needs HW breakpoint location");
1332                 return ERROR_FAIL;
1333         }
1334
1335         /* save r0..pc, cpsr-or-spsr, and then cpsr-for-sure;
1336          * they'll be restored later.
1337          */
1338         for (i = 0; i <= 16; i++) {
1339                 struct reg *r;
1340
1341                 r = &ARMV4_5_CORE_REG_MODE(arm->core_cache,
1342                                 arm_algorithm_info->core_mode, i);
1343                 if (!r->valid)
1344                         arm->read_core_reg(target, r, i,
1345                                 arm_algorithm_info->core_mode);
1346                 context[i] = buf_get_u32(r->value, 0, 32);
1347         }
1348         cpsr = buf_get_u32(arm->cpsr->value, 0, 32);
1349
1350         for (i = 0; i < num_mem_params; i++) {
1351                 retval = target_write_buffer(target, mem_params[i].address, mem_params[i].size,
1352                                 mem_params[i].value);
1353                 if (retval != ERROR_OK)
1354                         return retval;
1355         }
1356
1357         for (i = 0; i < num_reg_params; i++) {
1358                 struct reg *reg = register_get_by_name(arm->core_cache, reg_params[i].reg_name, 0);
1359                 if (!reg) {
1360                         LOG_ERROR("BUG: register '%s' not found", reg_params[i].reg_name);
1361                         return ERROR_COMMAND_SYNTAX_ERROR;
1362                 }
1363
1364                 if (reg->size != reg_params[i].size) {
1365                         LOG_ERROR("BUG: register '%s' size doesn't match reg_params[i].size",
1366                                 reg_params[i].reg_name);
1367                         return ERROR_COMMAND_SYNTAX_ERROR;
1368                 }
1369
1370                 retval = armv4_5_set_core_reg(reg, reg_params[i].value);
1371                 if (retval != ERROR_OK)
1372                         return retval;
1373         }
1374
1375         arm->core_state = arm_algorithm_info->core_state;
1376         if (arm->core_state == ARM_STATE_ARM)
1377                 exit_breakpoint_size = 4;
1378         else if (arm->core_state == ARM_STATE_THUMB)
1379                 exit_breakpoint_size = 2;
1380         else {
1381                 LOG_ERROR("BUG: can't execute algorithms when not in ARM or Thumb state");
1382                 return ERROR_COMMAND_SYNTAX_ERROR;
1383         }
1384
1385         if (arm_algorithm_info->core_mode != ARM_MODE_ANY) {
1386                 LOG_DEBUG("setting core_mode: 0x%2.2x",
1387                         arm_algorithm_info->core_mode);
1388                 buf_set_u32(arm->cpsr->value, 0, 5,
1389                         arm_algorithm_info->core_mode);
1390                 arm->cpsr->dirty = 1;
1391                 arm->cpsr->valid = 1;
1392         }
1393
1394         /* terminate using a hardware or (ARMv5+) software breakpoint */
1395         if (exit_point) {
1396                 retval = breakpoint_add(target, exit_point,
1397                                 exit_breakpoint_size, BKPT_HARD);
1398                 if (retval != ERROR_OK) {
1399                         LOG_ERROR("can't add HW breakpoint to terminate algorithm");
1400                         return ERROR_TARGET_FAILURE;
1401                 }
1402         }
1403
1404         retval = target_resume(target, 0, entry_point, 1, 1);
1405         if (retval != ERROR_OK)
1406                 return retval;
1407         retval = run_it(target, exit_point, timeout_ms, arch_info);
1408
1409         if (exit_point)
1410                 breakpoint_remove(target, exit_point);
1411
1412         if (retval != ERROR_OK)
1413                 return retval;
1414
1415         for (i = 0; i < num_mem_params; i++) {
1416                 if (mem_params[i].direction != PARAM_OUT) {
1417                         int retvaltemp = target_read_buffer(target, mem_params[i].address,
1418                                         mem_params[i].size,
1419                                         mem_params[i].value);
1420                         if (retvaltemp != ERROR_OK)
1421                                 retval = retvaltemp;
1422                 }
1423         }
1424
1425         for (i = 0; i < num_reg_params; i++) {
1426                 if (reg_params[i].direction != PARAM_OUT) {
1427
1428                         struct reg *reg = register_get_by_name(arm->core_cache,
1429                                         reg_params[i].reg_name,
1430                                         0);
1431                         if (!reg) {
1432                                 LOG_ERROR("BUG: register '%s' not found", reg_params[i].reg_name);
1433                                 retval = ERROR_COMMAND_SYNTAX_ERROR;
1434                                 continue;
1435                         }
1436
1437                         if (reg->size != reg_params[i].size) {
1438                                 LOG_ERROR(
1439                                         "BUG: register '%s' size doesn't match reg_params[i].size",
1440                                         reg_params[i].reg_name);
1441                                 retval = ERROR_COMMAND_SYNTAX_ERROR;
1442                                 continue;
1443                         }
1444
1445                         buf_set_u32(reg_params[i].value, 0, 32, buf_get_u32(reg->value, 0, 32));
1446                 }
1447         }
1448
1449         /* restore everything we saved before (17 or 18 registers) */
1450         for (i = 0; i <= 16; i++) {
1451                 uint32_t regvalue;
1452                 regvalue = buf_get_u32(ARMV4_5_CORE_REG_MODE(arm->core_cache,
1453                                 arm_algorithm_info->core_mode, i).value, 0, 32);
1454                 if (regvalue != context[i]) {
1455                         LOG_DEBUG("restoring register %s with value 0x%8.8" PRIx32 "",
1456                                 ARMV4_5_CORE_REG_MODE(arm->core_cache,
1457                                 arm_algorithm_info->core_mode, i).name, context[i]);
1458                         buf_set_u32(ARMV4_5_CORE_REG_MODE(arm->core_cache,
1459                                 arm_algorithm_info->core_mode, i).value, 0, 32, context[i]);
1460                         ARMV4_5_CORE_REG_MODE(arm->core_cache, arm_algorithm_info->core_mode,
1461                                 i).valid = 1;
1462                         ARMV4_5_CORE_REG_MODE(arm->core_cache, arm_algorithm_info->core_mode,
1463                                 i).dirty = 1;
1464                 }
1465         }
1466
1467         arm_set_cpsr(arm, cpsr);
1468         arm->cpsr->dirty = 1;
1469
1470         arm->core_state = core_state;
1471
1472         return retval;
1473 }
1474
1475 int armv4_5_run_algorithm(struct target *target,
1476         int num_mem_params,
1477         struct mem_param *mem_params,
1478         int num_reg_params,
1479         struct reg_param *reg_params,
1480         target_addr_t entry_point,
1481         target_addr_t exit_point,
1482         int timeout_ms,
1483         void *arch_info)
1484 {
1485         return armv4_5_run_algorithm_inner(target,
1486                         num_mem_params,
1487                         mem_params,
1488                         num_reg_params,
1489                         reg_params,
1490                         (uint32_t)entry_point,
1491                         (uint32_t)exit_point,
1492                         timeout_ms,
1493                         arch_info,
1494                         armv4_5_run_algorithm_completion);
1495 }
1496
1497 /**
1498  * Runs ARM code in the target to calculate a CRC32 checksum.
1499  *
1500  */
1501 int arm_checksum_memory(struct target *target,
1502         target_addr_t address, uint32_t count, uint32_t *checksum)
1503 {
1504         struct working_area *crc_algorithm;
1505         struct arm_algorithm arm_algo;
1506         struct arm *arm = target_to_arm(target);
1507         struct reg_param reg_params[2];
1508         int retval;
1509         uint32_t i;
1510         uint32_t exit_var = 0;
1511
1512         static const uint8_t arm_crc_code_le[] = {
1513 #include "../../contrib/loaders/checksum/armv4_5_crc.inc"
1514         };
1515
1516         assert(sizeof(arm_crc_code_le) % 4 == 0);
1517
1518         retval = target_alloc_working_area(target,
1519                         sizeof(arm_crc_code_le), &crc_algorithm);
1520         if (retval != ERROR_OK)
1521                 return retval;
1522
1523         /* convert code into a buffer in target endianness */
1524         for (i = 0; i < ARRAY_SIZE(arm_crc_code_le) / 4; i++) {
1525                 retval = target_write_u32(target,
1526                                 crc_algorithm->address + i * sizeof(uint32_t),
1527                                 le_to_h_u32(&arm_crc_code_le[i * 4]));
1528                 if (retval != ERROR_OK)
1529                         goto cleanup;
1530         }
1531
1532         arm_algo.common_magic = ARM_COMMON_MAGIC;
1533         arm_algo.core_mode = ARM_MODE_SVC;
1534         arm_algo.core_state = ARM_STATE_ARM;
1535
1536         init_reg_param(&reg_params[0], "r0", 32, PARAM_IN_OUT);
1537         init_reg_param(&reg_params[1], "r1", 32, PARAM_OUT);
1538
1539         buf_set_u32(reg_params[0].value, 0, 32, address);
1540         buf_set_u32(reg_params[1].value, 0, 32, count);
1541
1542         /* 20 second timeout/megabyte */
1543         int timeout = 20000 * (1 + (count / (1024 * 1024)));
1544
1545         /* armv4 must exit using a hardware breakpoint */
1546         if (arm->is_armv4)
1547                 exit_var = crc_algorithm->address + sizeof(arm_crc_code_le) - 8;
1548
1549         retval = target_run_algorithm(target, 0, NULL, 2, reg_params,
1550                         crc_algorithm->address,
1551                         exit_var,
1552                         timeout, &arm_algo);
1553
1554         if (retval == ERROR_OK)
1555                 *checksum = buf_get_u32(reg_params[0].value, 0, 32);
1556         else
1557                 LOG_ERROR("error executing ARM crc algorithm");
1558
1559         destroy_reg_param(&reg_params[0]);
1560         destroy_reg_param(&reg_params[1]);
1561
1562 cleanup:
1563         target_free_working_area(target, crc_algorithm);
1564
1565         return retval;
1566 }
1567
1568 /**
1569  * Runs ARM code in the target to check whether a memory block holds
1570  * all ones.  NOR flash which has been erased, and thus may be written,
1571  * holds all ones.
1572  *
1573  */
1574 int arm_blank_check_memory(struct target *target,
1575         target_addr_t address, uint32_t count, uint32_t *blank, uint8_t erased_value)
1576 {
1577         struct working_area *check_algorithm;
1578         struct reg_param reg_params[3];
1579         struct arm_algorithm arm_algo;
1580         struct arm *arm = target_to_arm(target);
1581         int retval;
1582         uint32_t i;
1583         uint32_t exit_var = 0;
1584
1585         static const uint8_t check_code_le[] = {
1586 #include "../../contrib/loaders/erase_check/armv4_5_erase_check.inc"
1587         };
1588
1589         assert(sizeof(check_code_le) % 4 == 0);
1590
1591         if (erased_value != 0xff) {
1592                 LOG_ERROR("Erase value 0x%02" PRIx8 " not yet supported for ARMv4/v5 targets",
1593                         erased_value);
1594                 return ERROR_FAIL;
1595         }
1596
1597         /* make sure we have a working area */
1598         retval = target_alloc_working_area(target,
1599                         sizeof(check_code_le), &check_algorithm);
1600         if (retval != ERROR_OK)
1601                 return retval;
1602
1603         /* convert code into a buffer in target endianness */
1604         for (i = 0; i < ARRAY_SIZE(check_code_le) / 4; i++) {
1605                 retval = target_write_u32(target,
1606                                 check_algorithm->address
1607                                 + i * sizeof(uint32_t),
1608                                 le_to_h_u32(&check_code_le[i * 4]));
1609                 if (retval != ERROR_OK)
1610                         goto cleanup;
1611         }
1612
1613         arm_algo.common_magic = ARM_COMMON_MAGIC;
1614         arm_algo.core_mode = ARM_MODE_SVC;
1615         arm_algo.core_state = ARM_STATE_ARM;
1616
1617         init_reg_param(&reg_params[0], "r0", 32, PARAM_OUT);
1618         buf_set_u32(reg_params[0].value, 0, 32, address);
1619
1620         init_reg_param(&reg_params[1], "r1", 32, PARAM_OUT);
1621         buf_set_u32(reg_params[1].value, 0, 32, count);
1622
1623         init_reg_param(&reg_params[2], "r2", 32, PARAM_IN_OUT);
1624         buf_set_u32(reg_params[2].value, 0, 32, erased_value);
1625
1626         /* armv4 must exit using a hardware breakpoint */
1627         if (arm->is_armv4)
1628                 exit_var = check_algorithm->address + sizeof(check_code_le) - 4;
1629
1630         retval = target_run_algorithm(target, 0, NULL, 3, reg_params,
1631                         check_algorithm->address,
1632                         exit_var,
1633                         10000, &arm_algo);
1634
1635         if (retval == ERROR_OK)
1636                 *blank = buf_get_u32(reg_params[2].value, 0, 32);
1637
1638         destroy_reg_param(&reg_params[0]);
1639         destroy_reg_param(&reg_params[1]);
1640         destroy_reg_param(&reg_params[2]);
1641
1642 cleanup:
1643         target_free_working_area(target, check_algorithm);
1644
1645         return retval;
1646 }
1647
1648 static int arm_full_context(struct target *target)
1649 {
1650         struct arm *arm = target_to_arm(target);
1651         unsigned num_regs = arm->core_cache->num_regs;
1652         struct reg *reg = arm->core_cache->reg_list;
1653         int retval = ERROR_OK;
1654
1655         for (; num_regs && retval == ERROR_OK; num_regs--, reg++) {
1656                 if (reg->valid)
1657                         continue;
1658                 retval = armv4_5_get_core_reg(reg);
1659         }
1660         return retval;
1661 }
1662
1663 static int arm_default_mrc(struct target *target, int cpnum,
1664         uint32_t op1, uint32_t op2,
1665         uint32_t CRn, uint32_t CRm,
1666         uint32_t *value)
1667 {
1668         LOG_ERROR("%s doesn't implement MRC", target_type_name(target));
1669         return ERROR_FAIL;
1670 }
1671
1672 static int arm_default_mcr(struct target *target, int cpnum,
1673         uint32_t op1, uint32_t op2,
1674         uint32_t CRn, uint32_t CRm,
1675         uint32_t value)
1676 {
1677         LOG_ERROR("%s doesn't implement MCR", target_type_name(target));
1678         return ERROR_FAIL;
1679 }
1680
1681 int arm_init_arch_info(struct target *target, struct arm *arm)
1682 {
1683         target->arch_info = arm;
1684         arm->target = target;
1685
1686         arm->common_magic = ARM_COMMON_MAGIC;
1687
1688         /* core_type may be overridden by subtype logic */
1689         if (arm->core_type != ARM_MODE_THREAD) {
1690                 arm->core_type = ARM_MODE_ANY;
1691                 arm_set_cpsr(arm, ARM_MODE_USR);
1692         }
1693
1694         /* default full_context() has no core-specific optimizations */
1695         if (!arm->full_context && arm->read_core_reg)
1696                 arm->full_context = arm_full_context;
1697
1698         if (!arm->mrc)
1699                 arm->mrc = arm_default_mrc;
1700         if (!arm->mcr)
1701                 arm->mcr = arm_default_mcr;
1702
1703         return ERROR_OK;
1704 }