git.gag.com Git - fw/openocd/blob - src/target/arm_adi_v5.h

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   This program is free software; you can redistribute it and/or modify  *
   9  *   it under the terms of the GNU General Public License as published by  *
  10  *   the Free Software Foundation; either version 2 of the License, or     *
  11  *   (at your option) any later version.                                   *
  12  *                                                                         *
  13  *   This program is distributed in the hope that it will be useful,       *
  14  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  15  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  16  *   GNU General Public License for more details.                          *
  17  *                                                                         *
  18  *   You should have received a copy of the GNU General Public License     *
  19  *   along with this program; if not, write to the                         *
  20  *   Free Software Foundation, Inc.,                                       *
  21  *   51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.           *
  22  ***************************************************************************/
  23
  24 #ifndef ARM_ADI_V5_H
  25 #define ARM_ADI_V5_H
  26
  27 /**
  28  * @file
  29  * This defines formats and data structures used to talk to ADIv5 entities.
  30  * Those include a DAP, different types of Debug Port (DP), and memory mapped
  31  * resources accessed through a MEM-AP.
  32  */
  33
  34 #include <helper/list.h>
  35 #include "arm_jtag.h"
  36
  37 /* three-bit ACK values for SWD access (sent LSB first) */
  38 #define SWD_ACK_OK    0x1
  39 #define SWD_ACK_WAIT  0x2
  40 #define SWD_ACK_FAULT 0x4
  41
  42 #define DPAP_WRITE              0
  43 #define DPAP_READ               1
  44
  45 #define BANK_REG(bank, reg)     (((bank) << 4) | (reg))
  46
  47 /* A[3:0] for DP registers; A[1:0] are always zero.
  48  * - JTAG accesses all of these via JTAG_DP_DPACC, except for
  49  *   IDCODE (JTAG_DP_IDCODE) and ABORT (JTAG_DP_ABORT).
  50  * - SWD accesses these directly, sometimes needing SELECT.CTRLSEL
  51  */
  52 #define DP_IDCODE               BANK_REG(0x0, 0x0)      /* SWD: read */
  53 #define DP_ABORT                BANK_REG(0x0, 0x0)      /* SWD: write */
  54 #define DP_CTRL_STAT            BANK_REG(0x0, 0x4)      /* r/w */
  55 #define DP_RESEND               BANK_REG(0x0, 0x8)      /* SWD: read */
  56 #define DP_SELECT               BANK_REG(0x0, 0x8)      /* JTAG: r/w; SWD: write */
  57 #define DP_RDBUFF               BANK_REG(0x0, 0xC)      /* read-only */
  58 #define DP_WCR                  BANK_REG(0x1, 0x4)      /* SWD: r/w */
  59
  60 #define WCR_TO_TRN(wcr) ((uint32_t)(1 + (3 & ((wcr)) >> 8)))    /* 1..4 clocks */
  61 #define WCR_TO_PRESCALE(wcr) ((uint32_t)(7 & ((wcr))))          /* impl defined */
  62
  63 /* Fields of the DP's AP ABORT register */
  64 #define DAPABORT        (1UL << 0)
  65 #define STKCMPCLR       (1UL << 1) /* SWD-only */
  66 #define STKERRCLR       (1UL << 2) /* SWD-only */
  67 #define WDERRCLR        (1UL << 3) /* SWD-only */
  68 #define ORUNERRCLR      (1UL << 4) /* SWD-only */
  69
  70 /* Fields of the DP's CTRL/STAT register */
  71 #define CORUNDETECT     (1UL << 0)
  72 #define SSTICKYORUN     (1UL << 1)
  73 /* 3:2 - transaction mode (e.g. pushed compare) */
  74 #define SSTICKYCMP      (1UL << 4)
  75 #define SSTICKYERR      (1UL << 5)
  76 #define READOK          (1UL << 6) /* SWD-only */
  77 #define WDATAERR        (1UL << 7) /* SWD-only */
  78 /* 11:8 - mask lanes for pushed compare or verify ops */
  79 /* 21:12 - transaction counter */
  80 #define CDBGRSTREQ      (1UL << 26)
  81 #define CDBGRSTACK      (1UL << 27)
  82 #define CDBGPWRUPREQ    (1UL << 28)
  83 #define CDBGPWRUPACK    (1UL << 29)
  84 #define CSYSPWRUPREQ    (1UL << 30)
  85 #define CSYSPWRUPACK    (1UL << 31)
  86
  87 /* MEM-AP register addresses */
  88 #define MEM_AP_REG_CSW          0x00
  89 #define MEM_AP_REG_TAR          0x04
  90 #define MEM_AP_REG_TAR64        0x08            /* RW: Large Physical Address Extension */
  91 #define MEM_AP_REG_DRW          0x0C            /* RW: Data Read/Write register */
  92 #define MEM_AP_REG_BD0          0x10            /* RW: Banked Data register 0-3 */
  93 #define MEM_AP_REG_BD1          0x14
  94 #define MEM_AP_REG_BD2          0x18
  95 #define MEM_AP_REG_BD3          0x1C
  96 #define MEM_AP_REG_MBT          0x20            /* --: Memory Barrier Transfer register */
  97 #define MEM_AP_REG_BASE64       0xF0            /* RO: Debug Base Address (LA) register */
  98 #define MEM_AP_REG_CFG          0xF4            /* RO: Configuration register */
  99 #define MEM_AP_REG_BASE         0xF8            /* RO: Debug Base Address register */
 100 /* Generic AP register address */
 101 #define AP_REG_IDR                      0xFC            /* RO: Identification Register */
 102
 103 /* Fields of the MEM-AP's CSW register */
 104 #define CSW_8BIT                0
 105 #define CSW_16BIT               1
 106 #define CSW_32BIT               2
 107 #define CSW_ADDRINC_MASK    (3UL << 4)
 108 #define CSW_ADDRINC_OFF     0UL
 109 #define CSW_ADDRINC_SINGLE  (1UL << 4)
 110 #define CSW_ADDRINC_PACKED  (2UL << 4)
 111 #define CSW_DEVICE_EN       (1UL << 6)
 112 #define CSW_TRIN_PROG       (1UL << 7)
 113 #define CSW_SPIDEN          (1UL << 23)
 114 /* 30:24 - implementation-defined! */
 115 #define CSW_HPROT           (1UL << 25) /* ? */
 116 #define CSW_MASTER_DEBUG    (1UL << 29) /* ? */
 117 #define CSW_SPROT           (1UL << 30)
 118 #define CSW_DBGSWENABLE     (1UL << 31)
 119
 120 /* Fields of the MEM-AP's IDR register */
 121 #define IDR_REV     (0xFUL << 28)
 122 #define IDR_JEP106  (0x7FFUL << 17)
 123 #define IDR_CLASS   (0xFUL << 13)
 124 #define IDR_VARIANT (0xFUL << 4)
 125 #define IDR_TYPE    (0xFUL << 0)
 126
 127 #define IDR_JEP106_ARM 0x04760000
 128
 129 #define DP_SELECT_APSEL 0xFF000000
 130 #define DP_SELECT_APBANK 0x000000F0
 131 #define DP_SELECT_DPBANK 0x0000000F
 132 #define DP_SELECT_INVALID 0x00FFFF00 /* Reserved bits one */
 133
 134 /**
 135  * This represents an ARM Debug Interface (v5) Access Port (AP).
 136  * Most common is a MEM-AP, for memory access.
 137  */
 138 struct adiv5_ap {
 139         /**
 140          * DAP this AP belongs to.
 141          */
 142         struct adiv5_dap *dap;
 143
 144         /**
 145          * Number of this AP.
 146          */
 147         uint8_t ap_num;
 148
 149         /**
 150          * Default value for (MEM-AP) AP_REG_CSW register.
 151          */
 152         uint32_t csw_default;
 153
 154         /**
 155          * Cache for (MEM-AP) AP_REG_CSW register value.  This is written to
 156          * configure an access mode, such as autoincrementing AP_REG_TAR during
 157          * word access.  "-1" indicates no cached value.
 158          */
 159         uint32_t csw_value;
 160
 161         /**
 162          * Cache for (MEM-AP) AP_REG_TAR register value This is written to
 163          * configure the address being read or written
 164          * "-1" indicates no cached value.
 165          */
 166         uint32_t tar_value;
 167
 168         /**
 169          * Configures how many extra tck clocks are added after starting a
 170          * MEM-AP access before we try to read its status (and/or result).
 171          */
 172         uint32_t memaccess_tck;
 173
 174         /* Size of TAR autoincrement block, ARM ADI Specification requires at least 10 bits */
 175         uint32_t tar_autoincr_block;
 176
 177         /* true if packed transfers are supported by the MEM-AP */
 178         bool packed_transfers;
 179
 180         /* true if unaligned memory access is not supported by the MEM-AP */
 181         bool unaligned_access_bad;
 182 };
 183
 184
 185 /**
 186  * This represents an ARM Debug Interface (v5) Debug Access Port (DAP).
 187  * A DAP has two types of component:  one Debug Port (DP), which is a
 188  * transport agent; and at least one Access Port (AP), controlling
 189  * resource access.
 190  *
 191  * There are two basic DP transports: JTAG, and ARM's low pin-count SWD.
 192  * Accordingly, this interface is responsible for hiding the transport
 193  * differences so upper layer code can largely ignore them.
 194  *
 195  * When the chip is implemented with JTAG-DP or SW-DP, the transport is
 196  * fixed as JTAG or SWD, respectively.  Chips incorporating SWJ-DP permit
 197  * a choice made at board design time (by only using the SWD pins), or
 198  * as part of setting up a debug session (if all the dual-role JTAG/SWD
 199  * signals are available).
 200  */
 201 struct adiv5_dap {
 202         const struct dap_ops *ops;
 203
 204         /* dap transaction list for WAIT support */
 205         struct list_head cmd_journal;
 206
 207         struct jtag_tap *tap;
 208         /* Control config */
 209         uint32_t dp_ctrl_stat;
 210
 211         struct adiv5_ap ap[256];
 212
 213         /* The current manually selected AP by the "dap apsel" command */
 214         uint32_t apsel;
 215
 216         /**
 217          * Cache for DP_SELECT register. A value of DP_SELECT_INVALID
 218          * indicates no cached value and forces rewrite of the register.
 219          */
 220         uint32_t select;
 221
 222         /* information about current pending SWjDP-AHBAP transaction */
 223         uint8_t  ack;
 224
 225         /**
 226          * Holds the pointer to the destination word for the last queued read,
 227          * for use with posted AP read sequence optimization.
 228          */
 229         uint32_t *last_read;
 230
 231         /* The TI TMS470 and TMS570 series processors use a BE-32 memory ordering
 232          * despite lack of support in the ARMv7 architecture. Memory access through
 233          * the AHB-AP has strange byte ordering these processors, and we need to
 234          * swizzle appropriately. */
 235         bool ti_be_32_quirks;
 236
 237         /**
 238          * Signals that an attempt to reestablish communication afresh
 239          * should be performed before the next access.
 240          */
 241         bool do_reconnect;
 242 };
 243
 244 /**
 245  * Transport-neutral representation of queued DAP transactions, supporting
 246  * both JTAG and SWD transports.  All submitted transactions are logically
 247  * queued, until the queue is executed by run().  Some implementations might
 248  * execute transactions as soon as they're submitted, but no status is made
 249  * available until run().
 250  */
 251 struct dap_ops {
 252         /** DP register read. */
 253         int (*queue_dp_read)(struct adiv5_dap *dap, unsigned reg,
 254                         uint32_t *data);
 255         /** DP register write. */
 256         int (*queue_dp_write)(struct adiv5_dap *dap, unsigned reg,
 257                         uint32_t data);
 258
 259         /** AP register read. */
 260         int (*queue_ap_read)(struct adiv5_ap *ap, unsigned reg,
 261                         uint32_t *data);
 262         /** AP register write. */
 263         int (*queue_ap_write)(struct adiv5_ap *ap, unsigned reg,
 264                         uint32_t data);
 265
 266         /** AP operation abort. */
 267         int (*queue_ap_abort)(struct adiv5_dap *dap, uint8_t *ack);
 268
 269         /** Executes all queued DAP operations. */
 270         int (*run)(struct adiv5_dap *dap);
 271
 272         /** Executes all queued DAP operations but doesn't check
 273          * sticky error conditions */
 274         int (*sync)(struct adiv5_dap *dap);
 275 };
 276
 277 /*
 278  * Access Port classes
 279  */
 280 enum ap_class {
 281         AP_CLASS_NONE   = 0x00000,  /* No class defined */
 282         AP_CLASS_MEM_AP = 0x10000,  /* MEM-AP */
 283 };
 284
 285 /*
 286  * Access Port types
 287  */
 288 enum ap_type {
 289         AP_TYPE_JTAG_AP = 0x0,  /* JTAG-AP - JTAG master for controlling other JTAG devices */
 290         AP_TYPE_AHB_AP  = 0x1,  /* AHB Memory-AP */
 291         AP_TYPE_APB_AP  = 0x2,  /* APB Memory-AP */
 292         AP_TYPE_AXI_AP  = 0x4,  /* AXI Memory-AP */
 293 };
 294
 295 /**
 296  * Queue a DP register read.
 297  * Note that not all DP registers are readable; also, that JTAG and SWD
 298  * have slight differences in DP register support.
 299  *
 300  * @param dap The DAP used for reading.
 301  * @param reg The two-bit number of the DP register being read.
 302  * @param data Pointer saying where to store the register's value
 303  * (in host endianness).
 304  *
 305  * @return ERROR_OK for success, else a fault code.
 306  */
 307 static inline int dap_queue_dp_read(struct adiv5_dap *dap,
 308                 unsigned reg, uint32_t *data)
 309 {
 310         assert(dap->ops != NULL);
 311         return dap->ops->queue_dp_read(dap, reg, data);
 312 }
 313
 314 /**
 315  * Queue a DP register write.
 316  * Note that not all DP registers are writable; also, that JTAG and SWD
 317  * have slight differences in DP register support.
 318  *
 319  * @param dap The DAP used for writing.
 320  * @param reg The two-bit number of the DP register being written.
 321  * @param data Value being written (host endianness)
 322  *
 323  * @return ERROR_OK for success, else a fault code.
 324  */
 325 static inline int dap_queue_dp_write(struct adiv5_dap *dap,
 326                 unsigned reg, uint32_t data)
 327 {
 328         assert(dap->ops != NULL);
 329         return dap->ops->queue_dp_write(dap, reg, data);
 330 }
 331
 332 /**
 333  * Queue an AP register read.
 334  *
 335  * @param ap The AP used for reading.
 336  * @param reg The number of the AP register being read.
 337  * @param data Pointer saying where to store the register's value
 338  * (in host endianness).
 339  *
 340  * @return ERROR_OK for success, else a fault code.
 341  */
 342 static inline int dap_queue_ap_read(struct adiv5_ap *ap,
 343                 unsigned reg, uint32_t *data)
 344 {
 345         assert(ap->dap->ops != NULL);
 346         return ap->dap->ops->queue_ap_read(ap, reg, data);
 347 }
 348
 349 /**
 350  * Queue an AP register write.
 351  *
 352  * @param ap The AP used for writing.
 353  * @param reg The number of the AP register being written.
 354  * @param data Value being written (host endianness)
 355  *
 356  * @return ERROR_OK for success, else a fault code.
 357  */
 358 static inline int dap_queue_ap_write(struct adiv5_ap *ap,
 359                 unsigned reg, uint32_t data)
 360 {
 361         assert(ap->dap->ops != NULL);
 362         return ap->dap->ops->queue_ap_write(ap, reg, data);
 363 }
 364
 365 /**
 366  * Queue an AP abort operation.  The current AP transaction is aborted,
 367  * including any update of the transaction counter.  The AP is left in
 368  * an unknown state (so it must be re-initialized).  For use only after
 369  * the AP has reported WAIT status for an extended period.
 370  *
 371  * @param dap The DAP used for writing.
 372  * @param ack Pointer to where transaction status will be stored.
 373  *
 374  * @return ERROR_OK for success, else a fault code.
 375  */
 376 static inline int dap_queue_ap_abort(struct adiv5_dap *dap, uint8_t *ack)
 377 {
 378         assert(dap->ops != NULL);
 379         return dap->ops->queue_ap_abort(dap, ack);
 380 }
 381
 382 /**
 383  * Perform all queued DAP operations, and clear any errors posted in the
 384  * CTRL_STAT register when they are done.  Note that if more than one AP
 385  * operation will be queued, one of the first operations in the queue
 386  * should probably enable CORUNDETECT in the CTRL/STAT register.
 387  *
 388  * @param dap The DAP used.
 389  *
 390  * @return ERROR_OK for success, else a fault code.
 391  */
 392 static inline int dap_run(struct adiv5_dap *dap)
 393 {
 394         assert(dap->ops != NULL);
 395         return dap->ops->run(dap);
 396 }
 397
 398 static inline int dap_sync(struct adiv5_dap *dap)
 399 {
 400         assert(dap->ops != NULL);
 401         if (dap->ops->sync)
 402                 return dap->ops->sync(dap);
 403         return ERROR_OK;
 404 }
 405
 406 static inline int dap_dp_read_atomic(struct adiv5_dap *dap, unsigned reg,
 407                                      uint32_t *value)
 408 {
 409         int retval;
 410
 411         retval = dap_queue_dp_read(dap, reg, value);
 412         if (retval != ERROR_OK)
 413                 return retval;
 414
 415         return dap_run(dap);
 416 }
 417
 418 static inline int dap_dp_poll_register(struct adiv5_dap *dap, unsigned reg,
 419                                        uint32_t mask, uint32_t value, int timeout)
 420 {
 421         assert(timeout > 0);
 422         assert((value & mask) == value);
 423
 424         int ret;
 425         uint32_t regval;
 426         LOG_DEBUG("DAP: poll %x, mask 0x%08" PRIx32 ", value 0x%08" PRIx32,
 427                   reg, mask, value);
 428         do {
 429                 ret = dap_dp_read_atomic(dap, reg, &regval);
 430                 if (ret != ERROR_OK)
 431                         return ret;
 432
 433                 if ((regval & mask) == value)
 434                         break;
 435
 436                 alive_sleep(10);
 437         } while (--timeout);
 438
 439         if (!timeout) {
 440                 LOG_DEBUG("DAP: poll %x timeout", reg);
 441                 return ERROR_WAIT;
 442         } else {
 443                 return ERROR_OK;
 444         }
 445 }
 446
 447 /* Queued MEM-AP memory mapped single word transfers. */
 448 int mem_ap_read_u32(struct adiv5_ap *ap,
 449                 uint32_t address, uint32_t *value);
 450 int mem_ap_write_u32(struct adiv5_ap *ap,
 451                 uint32_t address, uint32_t value);
 452
 453 /* Synchronous MEM-AP memory mapped single word transfers. */
 454 int mem_ap_read_atomic_u32(struct adiv5_ap *ap,
 455                 uint32_t address, uint32_t *value);
 456 int mem_ap_write_atomic_u32(struct adiv5_ap *ap,
 457                 uint32_t address, uint32_t value);
 458
 459 /* Synchronous MEM-AP memory mapped bus block transfers. */
 460 int mem_ap_read_buf(struct adiv5_ap *ap,
 461                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 462 int mem_ap_write_buf(struct adiv5_ap *ap,
 463                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 464
 465 /* Synchronous, non-incrementing buffer functions for accessing fifos. */
 466 int mem_ap_read_buf_noincr(struct adiv5_ap *ap,
 467                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 468 int mem_ap_write_buf_noincr(struct adiv5_ap *ap,
 469                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 470
 471 /* Create DAP struct */
 472 struct adiv5_dap *dap_init(void);
 473
 474 /* Initialisation of the debug system, power domains and registers */
 475 int dap_dp_init(struct adiv5_dap *dap);
 476 int mem_ap_init(struct adiv5_ap *ap);
 477
 478 /* Probe the AP for ROM Table location */
 479 int dap_get_debugbase(struct adiv5_ap *ap,
 480                         uint32_t *dbgbase, uint32_t *apid);
 481
 482 /* Probe Access Ports to find a particular type */
 483 int dap_find_ap(struct adiv5_dap *dap,
 484                         enum ap_type type_to_find,
 485                         struct adiv5_ap **ap_out);
 486
 487 static inline struct adiv5_ap *dap_ap(struct adiv5_dap *dap, uint8_t ap_num)
 488 {
 489         return &dap->ap[ap_num];
 490 }
 491
 492 /* Lookup CoreSight component */
 493 int dap_lookup_cs_component(struct adiv5_ap *ap,
 494                         uint32_t dbgbase, uint8_t type, uint32_t *addr, int32_t *idx);
 495
 496 struct target;
 497
 498 /* Put debug link into SWD mode */
 499 int dap_to_swd(struct target *target);
 500
 501 /* Put debug link into JTAG mode */
 502 int dap_to_jtag(struct target *target);
 503
 504 extern const struct command_registration dap_command_handlers[];
 505
 506 #endif