git.gag.com Git - fw/openocd/blob - src/target/arm_adi_v5.h

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   This program is free software; you can redistribute it and/or modify  *
   9  *   it under the terms of the GNU General Public License as published by  *
  10  *   the Free Software Foundation; either version 2 of the License, or     *
  11  *   (at your option) any later version.                                   *
  12  *                                                                         *
  13  *   This program is distributed in the hope that it will be useful,       *
  14  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  15  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  16  *   GNU General Public License for more details.                          *
  17  *                                                                         *
  18  *   You should have received a copy of the GNU General Public License     *
  19  *   along with this program.  If not, see <http://www.gnu.org/licenses/>. *
  20  ***************************************************************************/
  21
  22 #ifndef OPENOCD_TARGET_ARM_ADI_V5_H
  23 #define OPENOCD_TARGET_ARM_ADI_V5_H
  24
  25 /**
  26  * @file
  27  * This defines formats and data structures used to talk to ADIv5 entities.
  28  * Those include a DAP, different types of Debug Port (DP), and memory mapped
  29  * resources accessed through a MEM-AP.
  30  */
  31
  32 #include <helper/list.h>
  33 #include "arm_jtag.h"
  34 #include "helper/bits.h"
  35
  36 /* JEP106 ID for ARM */
  37 #define ARM_ID 0x23B
  38
  39 /* three-bit ACK values for SWD access (sent LSB first) */
  40 #define SWD_ACK_OK    0x1
  41 #define SWD_ACK_WAIT  0x2
  42 #define SWD_ACK_FAULT 0x4
  43
  44 #define DPAP_WRITE              0
  45 #define DPAP_READ               1
  46
  47 #define BANK_REG(bank, reg)     (((bank) << 4) | (reg))
  48
  49 /* A[3:0] for DP registers; A[1:0] are always zero.
  50  * - JTAG accesses all of these via JTAG_DP_DPACC, except for
  51  *   IDCODE (JTAG_DP_IDCODE) and ABORT (JTAG_DP_ABORT).
  52  * - SWD accesses these directly, sometimes needing SELECT.DPBANKSEL
  53  */
  54 #define DP_DPIDR        BANK_REG(0x0, 0x0) /* DPv1+: ro */
  55 #define DP_ABORT        BANK_REG(0x0, 0x0) /* DPv1+: SWD: wo */
  56 #define DP_CTRL_STAT    BANK_REG(0x0, 0x4) /* DPv0+: rw */
  57 #define DP_DLCR         BANK_REG(0x1, 0x4) /* DPv1+: SWD: rw */
  58 #define DP_TARGETID     BANK_REG(0x2, 0x4) /* DPv2: ro */
  59 #define DP_DLPIDR       BANK_REG(0x3, 0x4) /* DPv2: ro */
  60 #define DP_EVENTSTAT    BANK_REG(0x4, 0x4) /* DPv2: ro */
  61 #define DP_RESEND       BANK_REG(0x0, 0x8) /* DPv1+: SWD: ro */
  62 #define DP_SELECT       BANK_REG(0x0, 0x8) /* DPv0+: JTAG: rw; SWD: wo */
  63 #define DP_RDBUFF       BANK_REG(0x0, 0xC) /* DPv0+: ro */
  64 #define DP_TARGETSEL    BANK_REG(0x0, 0xC) /* DPv2: SWD: wo */
  65
  66 #define DLCR_TO_TRN(dlcr) ((uint32_t)(1 + ((3 & (dlcr)) >> 8))) /* 1..4 clocks */
  67
  68 /* Fields of the DP's AP ABORT register */
  69 #define DAPABORT        (1UL << 0)
  70 #define STKCMPCLR       (1UL << 1) /* SWD-only */
  71 #define STKERRCLR       (1UL << 2) /* SWD-only */
  72 #define WDERRCLR        (1UL << 3) /* SWD-only */
  73 #define ORUNERRCLR      (1UL << 4) /* SWD-only */
  74
  75 /* Fields of the DP's CTRL/STAT register */
  76 #define CORUNDETECT     (1UL << 0)
  77 #define SSTICKYORUN     (1UL << 1)
  78 /* 3:2 - transaction mode (e.g. pushed compare) */
  79 #define SSTICKYCMP      (1UL << 4)
  80 #define SSTICKYERR      (1UL << 5)
  81 #define READOK          (1UL << 6) /* SWD-only */
  82 #define WDATAERR        (1UL << 7) /* SWD-only */
  83 /* 11:8 - mask lanes for pushed compare or verify ops */
  84 /* 21:12 - transaction counter */
  85 #define CDBGRSTREQ      (1UL << 26)
  86 #define CDBGRSTACK      (1UL << 27)
  87 #define CDBGPWRUPREQ    (1UL << 28)
  88 #define CDBGPWRUPACK    (1UL << 29)
  89 #define CSYSPWRUPREQ    (1UL << 30)
  90 #define CSYSPWRUPACK    (1UL << 31)
  91
  92 #define DP_SELECT_APSEL 0xFF000000
  93 #define DP_SELECT_APBANK 0x000000F0
  94 #define DP_SELECT_DPBANK 0x0000000F
  95 #define DP_SELECT_INVALID 0x00FFFF00 /* Reserved bits one */
  96
  97 #define DP_APSEL_MAX        (255)
  98 #define DP_APSEL_INVALID    (-1)
  99
 100 #define DP_TARGETSEL_INVALID 0xFFFFFFFFU
 101 #define DP_TARGETSEL_DPID_MASK 0x0FFFFFFFU
 102 #define DP_TARGETSEL_INSTANCEID_MASK 0xF0000000U
 103 #define DP_TARGETSEL_INSTANCEID_SHIFT 28
 104
 105
 106 /* MEM-AP register addresses */
 107 #define MEM_AP_REG_CSW          0x00
 108 #define MEM_AP_REG_TAR          0x04
 109 #define MEM_AP_REG_TAR64        0x08            /* RW: Large Physical Address Extension */
 110 #define MEM_AP_REG_DRW          0x0C            /* RW: Data Read/Write register */
 111 #define MEM_AP_REG_BD0          0x10            /* RW: Banked Data register 0-3 */
 112 #define MEM_AP_REG_BD1          0x14
 113 #define MEM_AP_REG_BD2          0x18
 114 #define MEM_AP_REG_BD3          0x1C
 115 #define MEM_AP_REG_MBT          0x20            /* --: Memory Barrier Transfer register */
 116 #define MEM_AP_REG_BASE64       0xF0            /* RO: Debug Base Address (LA) register */
 117 #define MEM_AP_REG_CFG          0xF4            /* RO: Configuration register */
 118 #define MEM_AP_REG_BASE         0xF8            /* RO: Debug Base Address register */
 119 /* Generic AP register address */
 120 #define AP_REG_IDR                      0xFC            /* RO: Identification Register */
 121
 122 /* Fields of the MEM-AP's CSW register */
 123 #define CSW_SIZE_MASK           7
 124 #define CSW_8BIT                0
 125 #define CSW_16BIT               1
 126 #define CSW_32BIT               2
 127 #define CSW_ADDRINC_MASK    (3UL << 4)
 128 #define CSW_ADDRINC_OFF     0UL
 129 #define CSW_ADDRINC_SINGLE  (1UL << 4)
 130 #define CSW_ADDRINC_PACKED  (2UL << 4)
 131 #define CSW_DEVICE_EN       (1UL << 6)
 132 #define CSW_TRIN_PROG       (1UL << 7)
 133
 134 /* All fields in bits 12 and above are implementation-defined
 135  * Defaults for AHB/AXI in "Standard Memory Access Port Definitions" from ADI
 136  * Some bits are shared between buses
 137  */
 138 #define CSW_SPIDEN          (1UL << 23)
 139 #define CSW_DBGSWENABLE     (1UL << 31)
 140
 141 /* AHB: Privileged */
 142 #define CSW_AHB_HPROT1          (1UL << 25)
 143 /* AHB: set HMASTER signals to AHB-AP ID */
 144 #define CSW_AHB_MASTER_DEBUG    (1UL << 29)
 145 /* AHB5: non-secure access via HNONSEC
 146  * AHB3: SBO, UNPREDICTABLE if zero */
 147 #define CSW_AHB_SPROT           (1UL << 30)
 148 /* AHB: initial value of csw_default */
 149 #define CSW_AHB_DEFAULT         (CSW_AHB_HPROT1 | CSW_AHB_MASTER_DEBUG | CSW_DBGSWENABLE)
 150
 151 /* AXI: Privileged */
 152 #define CSW_AXI_ARPROT0_PRIV    (1UL << 28)
 153 /* AXI: Non-secure */
 154 #define CSW_AXI_ARPROT1_NONSEC  (1UL << 29)
 155 /* AXI: initial value of csw_default */
 156 #define CSW_AXI_DEFAULT         (CSW_AXI_ARPROT0_PRIV | CSW_AXI_ARPROT1_NONSEC | CSW_DBGSWENABLE)
 157
 158 /* APB: initial value of csw_default */
 159 #define CSW_APB_DEFAULT         (CSW_DBGSWENABLE)
 160
 161 /* Fields of the MEM-AP's CFG register */
 162 #define MEM_AP_REG_CFG_BE       BIT(0)
 163 #define MEM_AP_REG_CFG_LA       BIT(1)
 164 #define MEM_AP_REG_CFG_LD       BIT(2)
 165 #define MEM_AP_REG_CFG_INVALID  0xFFFFFFF8
 166
 167 /* Fields of the MEM-AP's IDR register */
 168 #define AP_REG_IDR_REVISION_MASK        (0xF0000000)
 169 #define AP_REG_IDR_REVISION_SHIFT       (28)
 170 #define AP_REG_IDR_DESIGNER_MASK        (0x0FFE0000)
 171 #define AP_REG_IDR_DESIGNER_SHIFT       (17)
 172 #define AP_REG_IDR_CLASS_MASK           (0x0001E000)
 173 #define AP_REG_IDR_CLASS_SHIFT          (13)
 174 #define AP_REG_IDR_VARIANT_MASK         (0x000000F0)
 175 #define AP_REG_IDR_VARIANT_SHIFT        (4)
 176 #define AP_REG_IDR_TYPE_MASK            (0x0000000F)
 177 #define AP_REG_IDR_TYPE_SHIFT           (0)
 178
 179 #define AP_REG_IDR_CLASS_NONE           (0x0)
 180 #define AP_REG_IDR_CLASS_COM            (0x1)
 181 #define AP_REG_IDR_CLASS_MEM_AP         (0x8)
 182
 183 #define AP_REG_IDR_VALUE(d, c, t) (\
 184         (((d) << AP_REG_IDR_DESIGNER_SHIFT) & AP_REG_IDR_DESIGNER_MASK) | \
 185         (((c) << AP_REG_IDR_CLASS_SHIFT) & AP_REG_IDR_CLASS_MASK) | \
 186         (((t) << AP_REG_IDR_TYPE_SHIFT) & AP_REG_IDR_TYPE_MASK) \
 187 )
 188
 189 #define AP_TYPE_MASK (AP_REG_IDR_DESIGNER_MASK | AP_REG_IDR_CLASS_MASK | AP_REG_IDR_TYPE_MASK)
 190
 191 /* FIXME: not SWD specific; should be renamed, e.g. adiv5_special_seq */
 192 enum swd_special_seq {
 193         LINE_RESET,
 194         JTAG_TO_SWD,
 195         JTAG_TO_DORMANT,
 196         SWD_TO_JTAG,
 197         SWD_TO_DORMANT,
 198         DORMANT_TO_SWD,
 199         DORMANT_TO_JTAG,
 200 };
 201
 202 /**
 203  * This represents an ARM Debug Interface (v5) Access Port (AP).
 204  * Most common is a MEM-AP, for memory access.
 205  */
 206 struct adiv5_ap {
 207         /**
 208          * DAP this AP belongs to.
 209          */
 210         struct adiv5_dap *dap;
 211
 212         /**
 213          * Number of this AP.
 214          */
 215         uint8_t ap_num;
 216
 217         /**
 218          * Default value for (MEM-AP) AP_REG_CSW register.
 219          */
 220         uint32_t csw_default;
 221
 222         /**
 223          * Cache for (MEM-AP) AP_REG_CSW register value.  This is written to
 224          * configure an access mode, such as autoincrementing AP_REG_TAR during
 225          * word access.  "-1" indicates no cached value.
 226          */
 227         uint32_t csw_value;
 228
 229         /**
 230          * Cache for (MEM-AP) AP_REG_TAR register value This is written to
 231          * configure the address being read or written
 232          * "-1" indicates no cached value.
 233          */
 234         target_addr_t tar_value;
 235
 236         /**
 237          * Configures how many extra tck clocks are added after starting a
 238          * MEM-AP access before we try to read its status (and/or result).
 239          */
 240         uint32_t memaccess_tck;
 241
 242         /* Size of TAR autoincrement block, ARM ADI Specification requires at least 10 bits */
 243         uint32_t tar_autoincr_block;
 244
 245         /* true if packed transfers are supported by the MEM-AP */
 246         bool packed_transfers;
 247
 248         /* true if unaligned memory access is not supported by the MEM-AP */
 249         bool unaligned_access_bad;
 250
 251         /* true if tar_value is in sync with TAR register */
 252         bool tar_valid;
 253
 254         /* MEM AP configuration register indicating LPAE support */
 255         uint32_t cfg_reg;
 256 };
 257
 258
 259 /**
 260  * This represents an ARM Debug Interface (v5) Debug Access Port (DAP).
 261  * A DAP has two types of component:  one Debug Port (DP), which is a
 262  * transport agent; and at least one Access Port (AP), controlling
 263  * resource access.
 264  *
 265  * There are two basic DP transports: JTAG, and ARM's low pin-count SWD.
 266  * Accordingly, this interface is responsible for hiding the transport
 267  * differences so upper layer code can largely ignore them.
 268  *
 269  * When the chip is implemented with JTAG-DP or SW-DP, the transport is
 270  * fixed as JTAG or SWD, respectively.  Chips incorporating SWJ-DP permit
 271  * a choice made at board design time (by only using the SWD pins), or
 272  * as part of setting up a debug session (if all the dual-role JTAG/SWD
 273  * signals are available).
 274  */
 275 struct adiv5_dap {
 276         const struct dap_ops *ops;
 277
 278         /* dap transaction list for WAIT support */
 279         struct list_head cmd_journal;
 280
 281         /* pool for dap_cmd objects */
 282         struct list_head cmd_pool;
 283
 284         /* number of dap_cmd objects in the pool */
 285         size_t cmd_pool_size;
 286
 287         struct jtag_tap *tap;
 288         /* Control config */
 289         uint32_t dp_ctrl_stat;
 290
 291         struct adiv5_ap ap[DP_APSEL_MAX + 1];
 292
 293         /* The current manually selected AP by the "dap apsel" command */
 294         uint32_t apsel;
 295
 296         /**
 297          * Cache for DP_SELECT register. A value of DP_SELECT_INVALID
 298          * indicates no cached value and forces rewrite of the register.
 299          */
 300         uint32_t select;
 301
 302         /* information about current pending SWjDP-AHBAP transaction */
 303         uint8_t  ack;
 304
 305         /**
 306          * Holds the pointer to the destination word for the last queued read,
 307          * for use with posted AP read sequence optimization.
 308          */
 309         uint32_t *last_read;
 310
 311         /* The TI TMS470 and TMS570 series processors use a BE-32 memory ordering
 312          * despite lack of support in the ARMv7 architecture. Memory access through
 313          * the AHB-AP has strange byte ordering these processors, and we need to
 314          * swizzle appropriately. */
 315         bool ti_be_32_quirks;
 316
 317         /**
 318          * STLINK adapter need to know if last AP operation was read or write, and
 319          * in case of write has to flush it with a dummy read from DP_RDBUFF
 320          */
 321         bool stlink_flush_ap_write;
 322
 323         /**
 324          * Signals that an attempt to reestablish communication afresh
 325          * should be performed before the next access.
 326          */
 327         bool do_reconnect;
 328
 329         /** Flag saying whether to ignore the syspwrupack flag in DAP. Some devices
 330          *  do not set this bit until later in the bringup sequence */
 331         bool ignore_syspwrupack;
 332
 333         /** Value to select DP in SWD multidrop mode or DP_TARGETSEL_INVALID */
 334         uint32_t multidrop_targetsel;
 335         /** TPARTNO and TDESIGNER fields of multidrop_targetsel have been configured */
 336         bool multidrop_dp_id_valid;
 337         /** TINSTANCE field of multidrop_targetsel has been configured */
 338         bool multidrop_instance_id_valid;
 339 };
 340
 341 /**
 342  * Transport-neutral representation of queued DAP transactions, supporting
 343  * both JTAG and SWD transports.  All submitted transactions are logically
 344  * queued, until the queue is executed by run().  Some implementations might
 345  * execute transactions as soon as they're submitted, but no status is made
 346  * available until run().
 347  */
 348 struct dap_ops {
 349         /** connect operation for SWD */
 350         int (*connect)(struct adiv5_dap *dap);
 351
 352         /** send a sequence to the DAP */
 353         int (*send_sequence)(struct adiv5_dap *dap, enum swd_special_seq seq);
 354
 355         /** DP register read. */
 356         int (*queue_dp_read)(struct adiv5_dap *dap, unsigned reg,
 357                         uint32_t *data);
 358         /** DP register write. */
 359         int (*queue_dp_write)(struct adiv5_dap *dap, unsigned reg,
 360                         uint32_t data);
 361
 362         /** AP register read. */
 363         int (*queue_ap_read)(struct adiv5_ap *ap, unsigned reg,
 364                         uint32_t *data);
 365         /** AP register write. */
 366         int (*queue_ap_write)(struct adiv5_ap *ap, unsigned reg,
 367                         uint32_t data);
 368
 369         /** AP operation abort. */
 370         int (*queue_ap_abort)(struct adiv5_dap *dap, uint8_t *ack);
 371
 372         /** Executes all queued DAP operations. */
 373         int (*run)(struct adiv5_dap *dap);
 374
 375         /** Executes all queued DAP operations but doesn't check
 376          * sticky error conditions */
 377         int (*sync)(struct adiv5_dap *dap);
 378
 379         /** Optional; called at OpenOCD exit */
 380         void (*quit)(struct adiv5_dap *dap);
 381 };
 382
 383 /*
 384  * Access Port types
 385  */
 386 enum ap_type {
 387         AP_TYPE_JTAG_AP  = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_NONE,   0),  /* JTAG-AP */
 388         AP_TYPE_COM_AP   = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_COM,    0),  /* COM-AP */
 389         AP_TYPE_AHB3_AP  = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_MEM_AP, 1),  /* AHB3 Memory-AP */
 390         AP_TYPE_APB_AP   = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_MEM_AP, 2),  /* APB2 or APB3 Memory-AP */
 391         AP_TYPE_AXI_AP   = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_MEM_AP, 4),  /* AXI3 or AXI4 Memory-AP */
 392         AP_TYPE_AHB5_AP  = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_MEM_AP, 5),  /* AHB5 Memory-AP */
 393         AP_TYPE_APB4_AP  = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_MEM_AP, 6),  /* APB4 Memory-AP */
 394         AP_TYPE_AXI5_AP  = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_MEM_AP, 7),  /* AXI5 Memory-AP */
 395         AP_TYPE_AHB5H_AP = AP_REG_IDR_VALUE(ARM_ID, AP_REG_IDR_CLASS_MEM_AP, 8),  /* AHB5 with enhanced HPROT Memory-AP */
 396 };
 397
 398 /* Check the ap->cfg_reg Long Address field (bit 1)
 399  *
 400  * 0b0: The AP only supports physical addresses 32 bits or smaller
 401  * 0b1: The AP supports physical addresses larger than 32 bits
 402  *
 403  * @param ap The AP used for reading.
 404  *
 405  * @return true for 64 bit, false for 32 bit
 406  */
 407 static inline bool is_64bit_ap(struct adiv5_ap *ap)
 408 {
 409         return (ap->cfg_reg & MEM_AP_REG_CFG_LA) != 0;
 410 }
 411
 412 /**
 413  * Send an adi-v5 sequence to the DAP.
 414  *
 415  * @param dap The DAP used for reading.
 416  * @param seq The sequence to send.
 417  *
 418  * @return ERROR_OK for success, else a fault code.
 419  */
 420 static inline int dap_send_sequence(struct adiv5_dap *dap,
 421                 enum swd_special_seq seq)
 422 {
 423         assert(dap->ops);
 424         return dap->ops->send_sequence(dap, seq);
 425 }
 426
 427 /**
 428  * Queue a DP register read.
 429  * Note that not all DP registers are readable; also, that JTAG and SWD
 430  * have slight differences in DP register support.
 431  *
 432  * @param dap The DAP used for reading.
 433  * @param reg The two-bit number of the DP register being read.
 434  * @param data Pointer saying where to store the register's value
 435  * (in host endianness).
 436  *
 437  * @return ERROR_OK for success, else a fault code.
 438  */
 439 static inline int dap_queue_dp_read(struct adiv5_dap *dap,
 440                 unsigned reg, uint32_t *data)
 441 {
 442         assert(dap->ops);
 443         return dap->ops->queue_dp_read(dap, reg, data);
 444 }
 445
 446 /**
 447  * Queue a DP register write.
 448  * Note that not all DP registers are writable; also, that JTAG and SWD
 449  * have slight differences in DP register support.
 450  *
 451  * @param dap The DAP used for writing.
 452  * @param reg The two-bit number of the DP register being written.
 453  * @param data Value being written (host endianness)
 454  *
 455  * @return ERROR_OK for success, else a fault code.
 456  */
 457 static inline int dap_queue_dp_write(struct adiv5_dap *dap,
 458                 unsigned reg, uint32_t data)
 459 {
 460         assert(dap->ops);
 461         return dap->ops->queue_dp_write(dap, reg, data);
 462 }
 463
 464 /**
 465  * Queue an AP register read.
 466  *
 467  * @param ap The AP used for reading.
 468  * @param reg The number of the AP register being read.
 469  * @param data Pointer saying where to store the register's value
 470  * (in host endianness).
 471  *
 472  * @return ERROR_OK for success, else a fault code.
 473  */
 474 static inline int dap_queue_ap_read(struct adiv5_ap *ap,
 475                 unsigned reg, uint32_t *data)
 476 {
 477         assert(ap->dap->ops);
 478         return ap->dap->ops->queue_ap_read(ap, reg, data);
 479 }
 480
 481 /**
 482  * Queue an AP register write.
 483  *
 484  * @param ap The AP used for writing.
 485  * @param reg The number of the AP register being written.
 486  * @param data Value being written (host endianness)
 487  *
 488  * @return ERROR_OK for success, else a fault code.
 489  */
 490 static inline int dap_queue_ap_write(struct adiv5_ap *ap,
 491                 unsigned reg, uint32_t data)
 492 {
 493         assert(ap->dap->ops);
 494         return ap->dap->ops->queue_ap_write(ap, reg, data);
 495 }
 496
 497 /**
 498  * Queue an AP abort operation.  The current AP transaction is aborted,
 499  * including any update of the transaction counter.  The AP is left in
 500  * an unknown state (so it must be re-initialized).  For use only after
 501  * the AP has reported WAIT status for an extended period.
 502  *
 503  * @param dap The DAP used for writing.
 504  * @param ack Pointer to where transaction status will be stored.
 505  *
 506  * @return ERROR_OK for success, else a fault code.
 507  */
 508 static inline int dap_queue_ap_abort(struct adiv5_dap *dap, uint8_t *ack)
 509 {
 510         assert(dap->ops);
 511         return dap->ops->queue_ap_abort(dap, ack);
 512 }
 513
 514 /**
 515  * Perform all queued DAP operations, and clear any errors posted in the
 516  * CTRL_STAT register when they are done.  Note that if more than one AP
 517  * operation will be queued, one of the first operations in the queue
 518  * should probably enable CORUNDETECT in the CTRL/STAT register.
 519  *
 520  * @param dap The DAP used.
 521  *
 522  * @return ERROR_OK for success, else a fault code.
 523  */
 524 static inline int dap_run(struct adiv5_dap *dap)
 525 {
 526         assert(dap->ops);
 527         return dap->ops->run(dap);
 528 }
 529
 530 static inline int dap_sync(struct adiv5_dap *dap)
 531 {
 532         assert(dap->ops);
 533         if (dap->ops->sync)
 534                 return dap->ops->sync(dap);
 535         return ERROR_OK;
 536 }
 537
 538 static inline int dap_dp_read_atomic(struct adiv5_dap *dap, unsigned reg,
 539                                      uint32_t *value)
 540 {
 541         int retval;
 542
 543         retval = dap_queue_dp_read(dap, reg, value);
 544         if (retval != ERROR_OK)
 545                 return retval;
 546
 547         return dap_run(dap);
 548 }
 549
 550 static inline int dap_dp_poll_register(struct adiv5_dap *dap, unsigned reg,
 551                                        uint32_t mask, uint32_t value, int timeout)
 552 {
 553         assert(timeout > 0);
 554         assert((value & mask) == value);
 555
 556         int ret;
 557         uint32_t regval;
 558         LOG_DEBUG("DAP: poll %x, mask 0x%08" PRIx32 ", value 0x%08" PRIx32,
 559                   reg, mask, value);
 560         do {
 561                 ret = dap_dp_read_atomic(dap, reg, &regval);
 562                 if (ret != ERROR_OK)
 563                         return ret;
 564
 565                 if ((regval & mask) == value)
 566                         break;
 567
 568                 alive_sleep(10);
 569         } while (--timeout);
 570
 571         if (!timeout) {
 572                 LOG_DEBUG("DAP: poll %x timeout", reg);
 573                 return ERROR_WAIT;
 574         } else {
 575                 return ERROR_OK;
 576         }
 577 }
 578
 579 /* Queued MEM-AP memory mapped single word transfers. */
 580 int mem_ap_read_u32(struct adiv5_ap *ap,
 581                 target_addr_t address, uint32_t *value);
 582 int mem_ap_write_u32(struct adiv5_ap *ap,
 583                 target_addr_t address, uint32_t value);
 584
 585 /* Synchronous MEM-AP memory mapped single word transfers. */
 586 int mem_ap_read_atomic_u32(struct adiv5_ap *ap,
 587                 target_addr_t address, uint32_t *value);
 588 int mem_ap_write_atomic_u32(struct adiv5_ap *ap,
 589                 target_addr_t address, uint32_t value);
 590
 591 /* Synchronous MEM-AP memory mapped bus block transfers. */
 592 int mem_ap_read_buf(struct adiv5_ap *ap,
 593                 uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address);
 594 int mem_ap_write_buf(struct adiv5_ap *ap,
 595                 const uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address);
 596
 597 /* Synchronous, non-incrementing buffer functions for accessing fifos. */
 598 int mem_ap_read_buf_noincr(struct adiv5_ap *ap,
 599                 uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address);
 600 int mem_ap_write_buf_noincr(struct adiv5_ap *ap,
 601                 const uint8_t *buffer, uint32_t size, uint32_t count, target_addr_t address);
 602
 603 /* Initialisation of the debug system, power domains and registers */
 604 int dap_dp_init(struct adiv5_dap *dap);
 605 int dap_dp_init_or_reconnect(struct adiv5_dap *dap);
 606 int mem_ap_init(struct adiv5_ap *ap);
 607
 608 /* Invalidate cached DP select and cached TAR and CSW of all APs */
 609 void dap_invalidate_cache(struct adiv5_dap *dap);
 610
 611 /* Probe the AP for ROM Table location */
 612 int dap_get_debugbase(struct adiv5_ap *ap,
 613                         target_addr_t *dbgbase, uint32_t *apid);
 614
 615 /* Probe Access Ports to find a particular type */
 616 int dap_find_ap(struct adiv5_dap *dap,
 617                         enum ap_type type_to_find,
 618                         struct adiv5_ap **ap_out);
 619
 620 static inline struct adiv5_ap *dap_ap(struct adiv5_dap *dap, uint8_t ap_num)
 621 {
 622         return &dap->ap[ap_num];
 623 }
 624
 625 /** Check if SWD multidrop configuration is valid */
 626 static inline bool dap_is_multidrop(struct adiv5_dap *dap)
 627 {
 628         return dap->multidrop_dp_id_valid && dap->multidrop_instance_id_valid;
 629 }
 630
 631 /* Lookup CoreSight component */
 632 int dap_lookup_cs_component(struct adiv5_ap *ap,
 633                         target_addr_t dbgbase, uint8_t type, target_addr_t *addr, int32_t *idx);
 634
 635 struct target;
 636
 637 /* Put debug link into SWD mode */
 638 int dap_to_swd(struct adiv5_dap *dap);
 639
 640 /* Put debug link into JTAG mode */
 641 int dap_to_jtag(struct adiv5_dap *dap);
 642
 643 extern const struct command_registration dap_instance_commands[];
 644
 645 struct arm_dap_object;
 646 extern struct adiv5_dap *dap_instance_by_jim_obj(Jim_Interp *interp, Jim_Obj *o);
 647 extern struct adiv5_dap *adiv5_get_dap(struct arm_dap_object *obj);
 648 extern int dap_info_command(struct command_invocation *cmd,
 649                                          struct adiv5_ap *ap);
 650 extern int dap_register_commands(struct command_context *cmd_ctx);
 651 extern const char *adiv5_dap_name(struct adiv5_dap *self);
 652 extern const struct swd_driver *adiv5_dap_swd_driver(struct adiv5_dap *self);
 653 extern int dap_cleanup_all(void);
 654
 655 struct adiv5_private_config {
 656         int ap_num;
 657         struct adiv5_dap *dap;
 658 };
 659
 660 extern int adiv5_verify_config(struct adiv5_private_config *pc);
 661 extern int adiv5_jim_configure(struct target *target, struct jim_getopt_info *goi);
 662
 663 struct adiv5_mem_ap_spot {
 664         struct adiv5_dap *dap;
 665         int ap_num;
 666         uint32_t base;
 667 };
 668
 669 extern int adiv5_mem_ap_spot_init(struct adiv5_mem_ap_spot *p);
 670 extern int adiv5_jim_mem_ap_spot_configure(struct adiv5_mem_ap_spot *cfg,
 671                 struct jim_getopt_info *goi);
 672
 673 #endif /* OPENOCD_TARGET_ARM_ADI_V5_H */