git.gag.com Git - fw/openocd/blob - src/target/arm_adi_v5.h

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   This program is free software; you can redistribute it and/or modify  *
   9  *   it under the terms of the GNU General Public License as published by  *
  10  *   the Free Software Foundation; either version 2 of the License, or     *
  11  *   (at your option) any later version.                                   *
  12  *                                                                         *
  13  *   This program is distributed in the hope that it will be useful,       *
  14  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  15  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  16  *   GNU General Public License for more details.                          *
  17  *                                                                         *
  18  *   You should have received a copy of the GNU General Public License     *
  19  *   along with this program.  If not, see <http://www.gnu.org/licenses/>. *
  20  ***************************************************************************/
  21
  22 #ifndef OPENOCD_TARGET_ARM_ADI_V5_H
  23 #define OPENOCD_TARGET_ARM_ADI_V5_H
  24
  25 /**
  26  * @file
  27  * This defines formats and data structures used to talk to ADIv5 entities.
  28  * Those include a DAP, different types of Debug Port (DP), and memory mapped
  29  * resources accessed through a MEM-AP.
  30  */
  31
  32 #include <helper/list.h>
  33 #include "arm_jtag.h"
  34
  35 /* three-bit ACK values for SWD access (sent LSB first) */
  36 #define SWD_ACK_OK    0x1
  37 #define SWD_ACK_WAIT  0x2
  38 #define SWD_ACK_FAULT 0x4
  39
  40 #define DPAP_WRITE              0
  41 #define DPAP_READ               1
  42
  43 #define BANK_REG(bank, reg)     (((bank) << 4) | (reg))
  44
  45 /* A[3:0] for DP registers; A[1:0] are always zero.
  46  * - JTAG accesses all of these via JTAG_DP_DPACC, except for
  47  *   IDCODE (JTAG_DP_IDCODE) and ABORT (JTAG_DP_ABORT).
  48  * - SWD accesses these directly, sometimes needing SELECT.DPBANKSEL
  49  */
  50 #define DP_DPIDR        BANK_REG(0x0, 0x0) /* DPv1+: ro */
  51 #define DP_ABORT        BANK_REG(0x0, 0x0) /* DPv1+: SWD: wo */
  52 #define DP_CTRL_STAT    BANK_REG(0x0, 0x4) /* DPv0+: rw */
  53 #define DP_DLCR         BANK_REG(0x1, 0x4) /* DPv1+: SWD: rw */
  54 #define DP_TARGETID     BANK_REG(0x2, 0x4) /* DPv2: ro */
  55 #define DP_DLPIDR       BANK_REG(0x3, 0x4) /* DPv2: ro */
  56 #define DP_EVENTSTAT    BANK_REG(0x4, 0x4) /* DPv2: ro */
  57 #define DP_RESEND       BANK_REG(0x0, 0x8) /* DPv1+: SWD: ro */
  58 #define DP_SELECT       BANK_REG(0x0, 0x8) /* DPv0+: JTAG: rw; SWD: wo */
  59 #define DP_RDBUFF       BANK_REG(0x0, 0xC) /* DPv0+: ro */
  60 #define DP_TARGETSEL    BANK_REG(0x0, 0xC) /* DPv2: SWD: wo */
  61
  62 #define DLCR_TO_TRN(dlcr) ((uint32_t)(1 + ((3 & (dlcr)) >> 8))) /* 1..4 clocks */
  63
  64 /* Fields of the DP's AP ABORT register */
  65 #define DAPABORT        (1UL << 0)
  66 #define STKCMPCLR       (1UL << 1) /* SWD-only */
  67 #define STKERRCLR       (1UL << 2) /* SWD-only */
  68 #define WDERRCLR        (1UL << 3) /* SWD-only */
  69 #define ORUNERRCLR      (1UL << 4) /* SWD-only */
  70
  71 /* Fields of the DP's CTRL/STAT register */
  72 #define CORUNDETECT     (1UL << 0)
  73 #define SSTICKYORUN     (1UL << 1)
  74 /* 3:2 - transaction mode (e.g. pushed compare) */
  75 #define SSTICKYCMP      (1UL << 4)
  76 #define SSTICKYERR      (1UL << 5)
  77 #define READOK          (1UL << 6) /* SWD-only */
  78 #define WDATAERR        (1UL << 7) /* SWD-only */
  79 /* 11:8 - mask lanes for pushed compare or verify ops */
  80 /* 21:12 - transaction counter */
  81 #define CDBGRSTREQ      (1UL << 26)
  82 #define CDBGRSTACK      (1UL << 27)
  83 #define CDBGPWRUPREQ    (1UL << 28)
  84 #define CDBGPWRUPACK    (1UL << 29)
  85 #define CSYSPWRUPREQ    (1UL << 30)
  86 #define CSYSPWRUPACK    (1UL << 31)
  87
  88 /* MEM-AP register addresses */
  89 #define MEM_AP_REG_CSW          0x00
  90 #define MEM_AP_REG_TAR          0x04
  91 #define MEM_AP_REG_TAR64        0x08            /* RW: Large Physical Address Extension */
  92 #define MEM_AP_REG_DRW          0x0C            /* RW: Data Read/Write register */
  93 #define MEM_AP_REG_BD0          0x10            /* RW: Banked Data register 0-3 */
  94 #define MEM_AP_REG_BD1          0x14
  95 #define MEM_AP_REG_BD2          0x18
  96 #define MEM_AP_REG_BD3          0x1C
  97 #define MEM_AP_REG_MBT          0x20            /* --: Memory Barrier Transfer register */
  98 #define MEM_AP_REG_BASE64       0xF0            /* RO: Debug Base Address (LA) register */
  99 #define MEM_AP_REG_CFG          0xF4            /* RO: Configuration register */
 100 #define MEM_AP_REG_BASE         0xF8            /* RO: Debug Base Address register */
 101 /* Generic AP register address */
 102 #define AP_REG_IDR                      0xFC            /* RO: Identification Register */
 103
 104 /* Fields of the MEM-AP's CSW register */
 105 #define CSW_SIZE_MASK           7
 106 #define CSW_8BIT                0
 107 #define CSW_16BIT               1
 108 #define CSW_32BIT               2
 109 #define CSW_ADDRINC_MASK    (3UL << 4)
 110 #define CSW_ADDRINC_OFF     0UL
 111 #define CSW_ADDRINC_SINGLE  (1UL << 4)
 112 #define CSW_ADDRINC_PACKED  (2UL << 4)
 113 #define CSW_DEVICE_EN       (1UL << 6)
 114 #define CSW_TRIN_PROG       (1UL << 7)
 115
 116 /* All fields in bits 12 and above are implementation-defined
 117  * Defaults for AHB/AXI in "Standard Memory Access Port Definitions" from ADI
 118  * Some bits are shared between buses
 119  */
 120 #define CSW_SPIDEN          (1UL << 23)
 121 #define CSW_DBGSWENABLE     (1UL << 31)
 122
 123 /* AHB: Privileged */
 124 #define CSW_AHB_HPROT1          (1UL << 25)
 125 /* AHB: set HMASTER signals to AHB-AP ID */
 126 #define CSW_AHB_MASTER_DEBUG    (1UL << 29)
 127 /* AHB5: non-secure access via HNONSEC
 128  * AHB3: SBO, UNPREDICTABLE if zero */
 129 #define CSW_AHB_SPROT           (1UL << 30)
 130 /* AHB: initial value of csw_default */
 131 #define CSW_AHB_DEFAULT         (CSW_AHB_HPROT1 | CSW_AHB_MASTER_DEBUG | CSW_DBGSWENABLE)
 132
 133 /* AXI: Privileged */
 134 #define CSW_AXI_ARPROT0_PRIV    (1UL << 28)
 135 /* AXI: Non-secure */
 136 #define CSW_AXI_ARPROT1_NONSEC  (1UL << 29)
 137 /* AXI: initial value of csw_default */
 138 #define CSW_AXI_DEFAULT         (CSW_AXI_ARPROT0_PRIV | CSW_AXI_ARPROT1_NONSEC | CSW_DBGSWENABLE)
 139
 140 /* APB: initial value of csw_default */
 141 #define CSW_APB_DEFAULT         (CSW_DBGSWENABLE)
 142
 143
 144 /* Fields of the MEM-AP's IDR register */
 145 #define IDR_REV     (0xFUL << 28)
 146 #define IDR_JEP106  (0x7FFUL << 17)
 147 #define IDR_CLASS   (0xFUL << 13)
 148 #define IDR_VARIANT (0xFUL << 4)
 149 #define IDR_TYPE    (0xFUL << 0)
 150
 151 #define IDR_JEP106_ARM 0x04760000
 152
 153 #define DP_SELECT_APSEL 0xFF000000
 154 #define DP_SELECT_APBANK 0x000000F0
 155 #define DP_SELECT_DPBANK 0x0000000F
 156 #define DP_SELECT_INVALID 0x00FFFF00 /* Reserved bits one */
 157
 158 #define DP_APSEL_MAX        (255)
 159 #define DP_APSEL_INVALID    (-1)
 160
 161 /* FIXME: not SWD specific; should be renamed, e.g. adiv5_special_seq */
 162 enum swd_special_seq {
 163         LINE_RESET,
 164         JTAG_TO_SWD,
 165         SWD_TO_JTAG,
 166         SWD_TO_DORMANT,
 167         DORMANT_TO_SWD,
 168 };
 169
 170 /**
 171  * This represents an ARM Debug Interface (v5) Access Port (AP).
 172  * Most common is a MEM-AP, for memory access.
 173  */
 174 struct adiv5_ap {
 175         /**
 176          * DAP this AP belongs to.
 177          */
 178         struct adiv5_dap *dap;
 179
 180         /**
 181          * Number of this AP.
 182          */
 183         uint8_t ap_num;
 184
 185         /**
 186          * Default value for (MEM-AP) AP_REG_CSW register.
 187          */
 188         uint32_t csw_default;
 189
 190         /**
 191          * Cache for (MEM-AP) AP_REG_CSW register value.  This is written to
 192          * configure an access mode, such as autoincrementing AP_REG_TAR during
 193          * word access.  "-1" indicates no cached value.
 194          */
 195         uint32_t csw_value;
 196
 197         /**
 198          * Cache for (MEM-AP) AP_REG_TAR register value This is written to
 199          * configure the address being read or written
 200          * "-1" indicates no cached value.
 201          */
 202         uint32_t tar_value;
 203
 204         /**
 205          * Configures how many extra tck clocks are added after starting a
 206          * MEM-AP access before we try to read its status (and/or result).
 207          */
 208         uint32_t memaccess_tck;
 209
 210         /* Size of TAR autoincrement block, ARM ADI Specification requires at least 10 bits */
 211         uint32_t tar_autoincr_block;
 212
 213         /* true if packed transfers are supported by the MEM-AP */
 214         bool packed_transfers;
 215
 216         /* true if unaligned memory access is not supported by the MEM-AP */
 217         bool unaligned_access_bad;
 218
 219         /* true if tar_value is in sync with TAR register */
 220         bool tar_valid;
 221 };
 222
 223
 224 /**
 225  * This represents an ARM Debug Interface (v5) Debug Access Port (DAP).
 226  * A DAP has two types of component:  one Debug Port (DP), which is a
 227  * transport agent; and at least one Access Port (AP), controlling
 228  * resource access.
 229  *
 230  * There are two basic DP transports: JTAG, and ARM's low pin-count SWD.
 231  * Accordingly, this interface is responsible for hiding the transport
 232  * differences so upper layer code can largely ignore them.
 233  *
 234  * When the chip is implemented with JTAG-DP or SW-DP, the transport is
 235  * fixed as JTAG or SWD, respectively.  Chips incorporating SWJ-DP permit
 236  * a choice made at board design time (by only using the SWD pins), or
 237  * as part of setting up a debug session (if all the dual-role JTAG/SWD
 238  * signals are available).
 239  */
 240 struct adiv5_dap {
 241         const struct dap_ops *ops;
 242
 243         /* dap transaction list for WAIT support */
 244         struct list_head cmd_journal;
 245
 246         /* pool for dap_cmd objects */
 247         struct list_head cmd_pool;
 248
 249         /* number of dap_cmd objects in the pool */
 250         size_t cmd_pool_size;
 251
 252         struct jtag_tap *tap;
 253         /* Control config */
 254         uint32_t dp_ctrl_stat;
 255
 256         struct adiv5_ap ap[256];
 257
 258         /* The current manually selected AP by the "dap apsel" command */
 259         uint32_t apsel;
 260
 261         /**
 262          * Cache for DP_SELECT register. A value of DP_SELECT_INVALID
 263          * indicates no cached value and forces rewrite of the register.
 264          */
 265         uint32_t select;
 266
 267         /* information about current pending SWjDP-AHBAP transaction */
 268         uint8_t  ack;
 269
 270         /**
 271          * Holds the pointer to the destination word for the last queued read,
 272          * for use with posted AP read sequence optimization.
 273          */
 274         uint32_t *last_read;
 275
 276         /* The TI TMS470 and TMS570 series processors use a BE-32 memory ordering
 277          * despite lack of support in the ARMv7 architecture. Memory access through
 278          * the AHB-AP has strange byte ordering these processors, and we need to
 279          * swizzle appropriately. */
 280         bool ti_be_32_quirks;
 281
 282         /**
 283          * STLINK adapter need to know if last AP operation was read or write, and
 284          * in case of write has to flush it with a dummy read from DP_RDBUFF
 285          */
 286         bool stlink_flush_ap_write;
 287
 288         /**
 289          * Signals that an attempt to reestablish communication afresh
 290          * should be performed before the next access.
 291          */
 292         bool do_reconnect;
 293
 294         /** Flag saying whether to ignore the syspwrupack flag in DAP. Some devices
 295          *  do not set this bit until later in the bringup sequence */
 296         bool ignore_syspwrupack;
 297 };
 298
 299 /**
 300  * Transport-neutral representation of queued DAP transactions, supporting
 301  * both JTAG and SWD transports.  All submitted transactions are logically
 302  * queued, until the queue is executed by run().  Some implementations might
 303  * execute transactions as soon as they're submitted, but no status is made
 304  * available until run().
 305  */
 306 struct dap_ops {
 307         /** connect operation for SWD */
 308         int (*connect)(struct adiv5_dap *dap);
 309
 310         /** send a sequence to the DAP */
 311         int (*send_sequence)(struct adiv5_dap *dap, enum swd_special_seq seq);
 312
 313         /** DP register read. */
 314         int (*queue_dp_read)(struct adiv5_dap *dap, unsigned reg,
 315                         uint32_t *data);
 316         /** DP register write. */
 317         int (*queue_dp_write)(struct adiv5_dap *dap, unsigned reg,
 318                         uint32_t data);
 319
 320         /** AP register read. */
 321         int (*queue_ap_read)(struct adiv5_ap *ap, unsigned reg,
 322                         uint32_t *data);
 323         /** AP register write. */
 324         int (*queue_ap_write)(struct adiv5_ap *ap, unsigned reg,
 325                         uint32_t data);
 326
 327         /** AP operation abort. */
 328         int (*queue_ap_abort)(struct adiv5_dap *dap, uint8_t *ack);
 329
 330         /** Executes all queued DAP operations. */
 331         int (*run)(struct adiv5_dap *dap);
 332
 333         /** Executes all queued DAP operations but doesn't check
 334          * sticky error conditions */
 335         int (*sync)(struct adiv5_dap *dap);
 336
 337         /** Optional; called at OpenOCD exit */
 338         void (*quit)(struct adiv5_dap *dap);
 339 };
 340
 341 /*
 342  * Access Port classes
 343  */
 344 enum ap_class {
 345         AP_CLASS_NONE   = 0x00000,  /* No class defined */
 346         AP_CLASS_MEM_AP = 0x10000,  /* MEM-AP */
 347 };
 348
 349 /*
 350  * Access Port types
 351  */
 352 enum ap_type {
 353         AP_TYPE_JTAG_AP = 0x0,  /* JTAG-AP - JTAG master for controlling other JTAG devices */
 354         AP_TYPE_AHB3_AP = 0x1,  /* AHB3 Memory-AP */
 355         AP_TYPE_APB_AP  = 0x2,  /* APB Memory-AP */
 356         AP_TYPE_AXI_AP  = 0x4,  /* AXI Memory-AP */
 357         AP_TYPE_AHB5_AP = 0x5,  /* AHB5 Memory-AP. */
 358 };
 359
 360 /**
 361  * Send an adi-v5 sequence to the DAP.
 362  *
 363  * @param dap The DAP used for reading.
 364  * @param seq The sequence to send.
 365  *
 366  * @return ERROR_OK for success, else a fault code.
 367  */
 368 static inline int dap_send_sequence(struct adiv5_dap *dap,
 369                 enum swd_special_seq seq)
 370 {
 371         assert(dap->ops != NULL);
 372         return dap->ops->send_sequence(dap, seq);
 373 }
 374
 375 /**
 376  * Queue a DP register read.
 377  * Note that not all DP registers are readable; also, that JTAG and SWD
 378  * have slight differences in DP register support.
 379  *
 380  * @param dap The DAP used for reading.
 381  * @param reg The two-bit number of the DP register being read.
 382  * @param data Pointer saying where to store the register's value
 383  * (in host endianness).
 384  *
 385  * @return ERROR_OK for success, else a fault code.
 386  */
 387 static inline int dap_queue_dp_read(struct adiv5_dap *dap,
 388                 unsigned reg, uint32_t *data)
 389 {
 390         assert(dap->ops != NULL);
 391         return dap->ops->queue_dp_read(dap, reg, data);
 392 }
 393
 394 /**
 395  * Queue a DP register write.
 396  * Note that not all DP registers are writable; also, that JTAG and SWD
 397  * have slight differences in DP register support.
 398  *
 399  * @param dap The DAP used for writing.
 400  * @param reg The two-bit number of the DP register being written.
 401  * @param data Value being written (host endianness)
 402  *
 403  * @return ERROR_OK for success, else a fault code.
 404  */
 405 static inline int dap_queue_dp_write(struct adiv5_dap *dap,
 406                 unsigned reg, uint32_t data)
 407 {
 408         assert(dap->ops != NULL);
 409         return dap->ops->queue_dp_write(dap, reg, data);
 410 }
 411
 412 /**
 413  * Queue an AP register read.
 414  *
 415  * @param ap The AP used for reading.
 416  * @param reg The number of the AP register being read.
 417  * @param data Pointer saying where to store the register's value
 418  * (in host endianness).
 419  *
 420  * @return ERROR_OK for success, else a fault code.
 421  */
 422 static inline int dap_queue_ap_read(struct adiv5_ap *ap,
 423                 unsigned reg, uint32_t *data)
 424 {
 425         assert(ap->dap->ops != NULL);
 426         return ap->dap->ops->queue_ap_read(ap, reg, data);
 427 }
 428
 429 /**
 430  * Queue an AP register write.
 431  *
 432  * @param ap The AP used for writing.
 433  * @param reg The number of the AP register being written.
 434  * @param data Value being written (host endianness)
 435  *
 436  * @return ERROR_OK for success, else a fault code.
 437  */
 438 static inline int dap_queue_ap_write(struct adiv5_ap *ap,
 439                 unsigned reg, uint32_t data)
 440 {
 441         assert(ap->dap->ops != NULL);
 442         return ap->dap->ops->queue_ap_write(ap, reg, data);
 443 }
 444
 445 /**
 446  * Queue an AP abort operation.  The current AP transaction is aborted,
 447  * including any update of the transaction counter.  The AP is left in
 448  * an unknown state (so it must be re-initialized).  For use only after
 449  * the AP has reported WAIT status for an extended period.
 450  *
 451  * @param dap The DAP used for writing.
 452  * @param ack Pointer to where transaction status will be stored.
 453  *
 454  * @return ERROR_OK for success, else a fault code.
 455  */
 456 static inline int dap_queue_ap_abort(struct adiv5_dap *dap, uint8_t *ack)
 457 {
 458         assert(dap->ops != NULL);
 459         return dap->ops->queue_ap_abort(dap, ack);
 460 }
 461
 462 /**
 463  * Perform all queued DAP operations, and clear any errors posted in the
 464  * CTRL_STAT register when they are done.  Note that if more than one AP
 465  * operation will be queued, one of the first operations in the queue
 466  * should probably enable CORUNDETECT in the CTRL/STAT register.
 467  *
 468  * @param dap The DAP used.
 469  *
 470  * @return ERROR_OK for success, else a fault code.
 471  */
 472 static inline int dap_run(struct adiv5_dap *dap)
 473 {
 474         assert(dap->ops != NULL);
 475         return dap->ops->run(dap);
 476 }
 477
 478 static inline int dap_sync(struct adiv5_dap *dap)
 479 {
 480         assert(dap->ops != NULL);
 481         if (dap->ops->sync)
 482                 return dap->ops->sync(dap);
 483         return ERROR_OK;
 484 }
 485
 486 static inline int dap_dp_read_atomic(struct adiv5_dap *dap, unsigned reg,
 487                                      uint32_t *value)
 488 {
 489         int retval;
 490
 491         retval = dap_queue_dp_read(dap, reg, value);
 492         if (retval != ERROR_OK)
 493                 return retval;
 494
 495         return dap_run(dap);
 496 }
 497
 498 static inline int dap_dp_poll_register(struct adiv5_dap *dap, unsigned reg,
 499                                        uint32_t mask, uint32_t value, int timeout)
 500 {
 501         assert(timeout > 0);
 502         assert((value & mask) == value);
 503
 504         int ret;
 505         uint32_t regval;
 506         LOG_DEBUG("DAP: poll %x, mask 0x%08" PRIx32 ", value 0x%08" PRIx32,
 507                   reg, mask, value);
 508         do {
 509                 ret = dap_dp_read_atomic(dap, reg, &regval);
 510                 if (ret != ERROR_OK)
 511                         return ret;
 512
 513                 if ((regval & mask) == value)
 514                         break;
 515
 516                 alive_sleep(10);
 517         } while (--timeout);
 518
 519         if (!timeout) {
 520                 LOG_DEBUG("DAP: poll %x timeout", reg);
 521                 return ERROR_WAIT;
 522         } else {
 523                 return ERROR_OK;
 524         }
 525 }
 526
 527 /* Queued MEM-AP memory mapped single word transfers. */
 528 int mem_ap_read_u32(struct adiv5_ap *ap,
 529                 uint32_t address, uint32_t *value);
 530 int mem_ap_write_u32(struct adiv5_ap *ap,
 531                 uint32_t address, uint32_t value);
 532
 533 /* Synchronous MEM-AP memory mapped single word transfers. */
 534 int mem_ap_read_atomic_u32(struct adiv5_ap *ap,
 535                 uint32_t address, uint32_t *value);
 536 int mem_ap_write_atomic_u32(struct adiv5_ap *ap,
 537                 uint32_t address, uint32_t value);
 538
 539 /* Synchronous MEM-AP memory mapped bus block transfers. */
 540 int mem_ap_read_buf(struct adiv5_ap *ap,
 541                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 542 int mem_ap_write_buf(struct adiv5_ap *ap,
 543                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 544
 545 /* Synchronous, non-incrementing buffer functions for accessing fifos. */
 546 int mem_ap_read_buf_noincr(struct adiv5_ap *ap,
 547                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 548 int mem_ap_write_buf_noincr(struct adiv5_ap *ap,
 549                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 550
 551 /* Initialisation of the debug system, power domains and registers */
 552 int dap_dp_init(struct adiv5_dap *dap);
 553 int mem_ap_init(struct adiv5_ap *ap);
 554
 555 /* Invalidate cached DP select and cached TAR and CSW of all APs */
 556 void dap_invalidate_cache(struct adiv5_dap *dap);
 557
 558 /* Probe the AP for ROM Table location */
 559 int dap_get_debugbase(struct adiv5_ap *ap,
 560                         uint32_t *dbgbase, uint32_t *apid);
 561
 562 /* Probe Access Ports to find a particular type */
 563 int dap_find_ap(struct adiv5_dap *dap,
 564                         enum ap_type type_to_find,
 565                         struct adiv5_ap **ap_out);
 566
 567 static inline struct adiv5_ap *dap_ap(struct adiv5_dap *dap, uint8_t ap_num)
 568 {
 569         return &dap->ap[ap_num];
 570 }
 571
 572 /* Lookup CoreSight component */
 573 int dap_lookup_cs_component(struct adiv5_ap *ap,
 574                         uint32_t dbgbase, uint8_t type, uint32_t *addr, int32_t *idx);
 575
 576 struct target;
 577
 578 /* Put debug link into SWD mode */
 579 int dap_to_swd(struct adiv5_dap *dap);
 580
 581 /* Put debug link into JTAG mode */
 582 int dap_to_jtag(struct adiv5_dap *dap);
 583
 584 extern const struct command_registration dap_instance_commands[];
 585
 586 struct arm_dap_object;
 587 extern struct adiv5_dap *dap_instance_by_jim_obj(Jim_Interp *interp, Jim_Obj *o);
 588 extern struct adiv5_dap *adiv5_get_dap(struct arm_dap_object *obj);
 589 extern int dap_info_command(struct command_invocation *cmd,
 590                                          struct adiv5_ap *ap);
 591 extern int dap_register_commands(struct command_context *cmd_ctx);
 592 extern const char *adiv5_dap_name(struct adiv5_dap *self);
 593 extern const struct swd_driver *adiv5_dap_swd_driver(struct adiv5_dap *self);
 594 extern int dap_cleanup_all(void);
 595
 596 struct adiv5_private_config {
 597         int ap_num;
 598         struct adiv5_dap *dap;
 599 };
 600
 601 extern int adiv5_verify_config(struct adiv5_private_config *pc);
 602 extern int adiv5_jim_configure(struct target *target, Jim_GetOptInfo *goi);
 603
 604 #endif /* OPENOCD_TARGET_ARM_ADI_V5_H */