git.gag.com Git - fw/openocd/blob - src/target/arm11.h

   1 /***************************************************************************\r
   2  *   Copyright (C) 2008 digenius technology GmbH.                          *\r
   3  *                                                                         *\r
   4  *   This program is free software; you can redistribute it and/or modify  *\r
   5  *   it under the terms of the GNU General Public License as published by  *\r
   6  *   the Free Software Foundation; either version 2 of the License, or     *\r
   7  *   (at your option) any later version.                                   *\r
   8  *                                                                         *\r
   9  *   This program is distributed in the hope that it will be useful,       *\r
  10  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *\r
  11  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *\r
  12  *   GNU General Public License for more details.                          *\r
  13  *                                                                         *\r
  14  *   You should have received a copy of the GNU General Public License     *\r
  15  *   along with this program; if not, write to the                         *\r
  16  *   Free Software Foundation, Inc.,                                       *\r
  17  *   59 Temple Place - Suite 330, Boston, MA  02111-1307, USA.             *\r
  18  ***************************************************************************/\r
  19 \r
  20 #ifndef ARM11_H\r
  21 #define ARM11_H\r
  22 \r
  23 #include "target.h"\r
  24 #include "register.h"\r
  25 #include "embeddedice.h"\r
  26 #include "arm_jtag.h"\r
  27 \r
  28 \r
  29 #define bool    int\r
  30 #define true    1\r
  31 #define false   0\r
  32 \r
  33 #define asizeof(x)      (sizeof(x) / sizeof((x)[0]))\r
  34 \r
  35 #define NEW(type, variable, items) \\r
  36     type * variable = malloc(sizeof(type) * items)\r
  37 \r
  38 \r
  39 #define ARM11_REGCACHE_MODEREGS         0\r
  40 #define ARM11_REGCACHE_FREGS            0\r
  41 \r
  42 #define ARM11_REGCACHE_COUNT            (20 +                                   \\r
  43                                          23 * ARM11_REGCACHE_MODEREGS +         \\r
  44                                           9 * ARM11_REGCACHE_FREGS)\r
  45 \r
  46 \r
  47 typedef struct arm11_register_history_s\r
  48 {\r
  49     u32     value;\r
  50     u8      valid;\r
  51 }arm11_register_history_t;\r
  52 \r
  53 \r
  54 \r
  55 typedef struct arm11_common_s\r
  56 {\r
  57     target_t *  target;\r
  58 \r
  59     arm_jtag_t  jtag_info;\r
  60 \r
  61     /** \name Processor type detection */\r
  62     /*@{*/\r
  63 \r
  64     u32         device_id;          /**< IDCODE readout                         */\r
  65     u32         didr;               /**< DIDR readout (debug capabilities)      */\r
  66     u8          implementor;        /**< DIDR Implementor readout               */\r
  67 \r
  68     size_t      brp;                /**< Number of Breakpoint Register Pairs    */\r
  69     size_t      wrp;                /**< Number of Watchpoint Register Pairs    */\r
  70 \r
  71     /*@}*/\r
  72 \r
  73 \r
  74     u32         last_dscr;          /**< Last retrieved DSCR value;\r
  75                                      *   Can be used to detect changes          */\r
  76 \r
  77     u8          trst_active;\r
  78     u8          halt_requested;\r
  79 \r
  80     /** \name Shadow registers to save processor state */\r
  81     /*@{*/\r
  82 \r
  83     reg_t *     reg_list;                               /**< target register list */\r
  84     u32         reg_values[ARM11_REGCACHE_COUNT];       /**< data for registers */\r
  85 \r
  86     /*@}*/\r
  87 \r
  88     arm11_register_history_t\r
  89                 reg_history[ARM11_REGCACHE_COUNT];      /**< register state before last resume */\r
  90 \r
  91 \r
  92 } arm11_common_t;\r
  93 \r
  94 \r
  95 /**\r
  96  * ARM11 DBGTAP instructions \r
  97  * \r
  98  * http://infocenter.arm.com/help/topic/com.arm.doc.ddi0301f/I1006229.html\r
  99  */\r
 100 enum arm11_instructions\r
 101 {\r
 102     ARM11_EXTEST    = 0x00,\r
 103     ARM11_SCAN_N    = 0x02,\r
 104     ARM11_RESTART   = 0x04,\r
 105     ARM11_HALT      = 0x08,\r
 106     ARM11_INTEST    = 0x0C,\r
 107     ARM11_ITRSEL    = 0x1D,\r
 108     ARM11_IDCODE    = 0x1E,\r
 109     ARM11_BYPASS    = 0x1F,\r
 110 };\r
 111 \r
 112 enum arm11_dscr\r
 113 {\r
 114     ARM11_DSCR_CORE_HALTED                              = 1 << 0,\r
 115     ARM11_DSCR_CORE_RESTARTED                           = 1 << 1,\r
 116 \r
 117     ARM11_DSCR_METHOD_OF_DEBUG_ENTRY_MASK               = 0x0F << 2,\r
 118     ARM11_DSCR_METHOD_OF_DEBUG_ENTRY_HALT               = 0x00 << 2,\r
 119     ARM11_DSCR_METHOD_OF_DEBUG_ENTRY_BREAKPOINT         = 0x01 << 2,\r
 120     ARM11_DSCR_METHOD_OF_DEBUG_ENTRY_WATCHPOINT         = 0x02 << 2,\r
 121     ARM11_DSCR_METHOD_OF_DEBUG_ENTRY_BKPT_INSTRUCTION   = 0x03 << 2,\r
 122     ARM11_DSCR_METHOD_OF_DEBUG_ENTRY_EDBGRQ             = 0x04 << 2,\r
 123     ARM11_DSCR_METHOD_OF_DEBUG_ENTRY_VECTOR_CATCH       = 0x05 << 2,\r
 124 \r
 125     ARM11_DSCR_STICKY_PRECISE_DATA_ABORT                = 1 << 6,\r
 126     ARM11_DSCR_STICKY_IMPRECISE_DATA_ABORT              = 1 << 7,\r
 127     ARM11_DSCR_EXECUTE_ARM_INSTRUCTION_ENABLE           = 1 << 13,\r
 128     ARM11_DSCR_MODE_SELECT                              = 1 << 14,\r
 129     ARM11_DSCR_WDTR_FULL                                = 1 << 29,\r
 130     ARM11_DSCR_RDTR_FULL                                = 1 << 30,\r
 131 };\r
 132 \r
 133 enum arm11_cpsr\r
 134 {\r
 135     ARM11_CPSR_T                                = 1 << 5,\r
 136     ARM11_CPSR_J                                = 1 << 24,\r
 137 };\r
 138 \r
 139 enum arm11_sc7\r
 140 {\r
 141     ARM11_SC7_NULL                              = 0,\r
 142     ARM11_SC7_VCR                               = 7,\r
 143     ARM11_SC7_PC                                = 8,\r
 144     ARM11_SC7_BVR0                              = 64,\r
 145     ARM11_SC7_BCR0                              = 80,\r
 146     ARM11_SC7_WVR0                              = 96,\r
 147     ARM11_SC7_WCR0                              = 112,\r
 148 };\r
 149 \r
 150 \r
 151 \r
 152 typedef struct arm11_reg_state_s\r
 153 {\r
 154     u32                         def_index;\r
 155     target_t *                  target;\r
 156 } arm11_reg_state_t;\r
 157 \r
 158 \r
 159 \r
 160 \r
 161 /* poll current target status */\r
 162 int arm11_poll(struct target_s *target);\r
 163 /* architecture specific status reply */\r
 164 int arm11_arch_state(struct target_s *target);\r
 165 \r
 166 /* target request support */\r
 167 int arm11_target_request_data(struct target_s *target, u32 size, u8 *buffer);\r
 168 \r
 169 /* target execution control */\r
 170 int arm11_halt(struct target_s *target);\r
 171 int arm11_resume(struct target_s *target, int current, u32 address, int handle_breakpoints, int debug_execution);\r
 172 int arm11_step(struct target_s *target, int current, u32 address, int handle_breakpoints);\r
 173 \r
 174 /* target reset control */\r
 175 int arm11_assert_reset(struct target_s *target);\r
 176 int arm11_deassert_reset(struct target_s *target);\r
 177 int arm11_soft_reset_halt(struct target_s *target);\r
 178 int arm11_prepare_reset_halt(struct target_s *target);\r
 179 \r
 180 /* target register access for gdb */\r
 181 int arm11_get_gdb_reg_list(struct target_s *target, struct reg_s **reg_list[], int *reg_list_size);\r
 182 \r
 183 /* target memory access \r
 184 * size: 1 = byte (8bit), 2 = half-word (16bit), 4 = word (32bit)\r
 185 * count: number of items of <size>\r
 186 */\r
 187 int arm11_read_memory(struct target_s *target, u32 address, u32 size, u32 count, u8 *buffer);\r
 188 int arm11_write_memory(struct target_s *target, u32 address, u32 size, u32 count, u8 *buffer);\r
 189 \r
 190 /* write target memory in multiples of 4 byte, optimized for writing large quantities of data */\r
 191 int arm11_bulk_write_memory(struct target_s *target, u32 address, u32 count, u8 *buffer);\r
 192 \r
 193 int arm11_checksum_memory(struct target_s *target, u32 address, u32 count, u32* checksum);\r
 194 \r
 195 /* target break-/watchpoint control \r
 196 * rw: 0 = write, 1 = read, 2 = access\r
 197 */\r
 198 int arm11_add_breakpoint(struct target_s *target, breakpoint_t *breakpoint);\r
 199 int arm11_remove_breakpoint(struct target_s *target, breakpoint_t *breakpoint);\r
 200 int arm11_add_watchpoint(struct target_s *target, watchpoint_t *watchpoint);\r
 201 int arm11_remove_watchpoint(struct target_s *target, watchpoint_t *watchpoint);\r
 202 \r
 203 /* target algorithm support */\r
 204 int arm11_run_algorithm(struct target_s *target, int num_mem_params, mem_param_t *mem_params, int num_reg_params, reg_param_t *reg_param, u32 entry_point, u32 exit_point, int timeout_ms, void *arch_info);\r
 205 \r
 206 int arm11_register_commands(struct command_context_s *cmd_ctx);\r
 207 int arm11_target_command(struct command_context_s *cmd_ctx, char *cmd, char **args, int argc, struct target_s *target);\r
 208 int arm11_init_target(struct command_context_s *cmd_ctx, struct target_s *target);\r
 209 int arm11_quit(void);\r
 210 \r
 211 \r
 212 /* helpers */\r
 213 void arm11_build_reg_cache(target_t *target);\r
 214 \r
 215 \r
 216 /* internals */\r
 217 \r
 218 void arm11_setup_field          (arm11_common_t * arm11, int num_bits, void * in_data, void * out_data, scan_field_t * field);\r
 219 void arm11_add_IR               (arm11_common_t * arm11, u8 instr, enum tap_state state);\r
 220 void arm11_add_debug_SCAN_N     (arm11_common_t * arm11, u8 chain, enum tap_state state);\r
 221 void arm11_add_debug_INST       (arm11_common_t * arm11, u32 inst, u8 * flag, enum tap_state state);\r
 222 u32  arm11_read_DSCR            (arm11_common_t * arm11);\r
 223 void arm11_write_DSCR           (arm11_common_t * arm11, u32 dscr);\r
 224 \r
 225 enum target_debug_reason arm11_get_DSCR_debug_reason(u32 dscr);\r
 226 \r
 227 void arm11_run_instr_data_prepare               (arm11_common_t * arm11);\r
 228 void arm11_run_instr_data_finish                (arm11_common_t * arm11);\r
 229 void arm11_run_instr_no_data                    (arm11_common_t * arm11, u32 * opcode, size_t count);\r
 230 void arm11_run_instr_no_data1                   (arm11_common_t * arm11, u32 opcode);\r
 231 void arm11_run_instr_data_to_core               (arm11_common_t * arm11, u32 opcode, u32 * data, size_t count);\r
 232 void arm11_run_instr_data_to_core1              (arm11_common_t * arm11, u32 opcode, u32 data);\r
 233 void arm11_run_instr_data_from_core             (arm11_common_t * arm11, u32 opcode, u32 * data, size_t count);\r
 234 void arm11_run_instr_data_from_core_via_r0      (arm11_common_t * arm11, u32 opcode, u32 * data);\r
 235 void arm11_run_instr_data_to_core_via_r0        (arm11_common_t * arm11, u32 opcode, u32 data);\r
 236 \r
 237 \r
 238 typedef struct arm11_sc7_action_s\r
 239 {\r
 240     bool    write;\r
 241     u8      address;\r
 242     u32     value;\r
 243 } arm11_sc7_action_t;\r
 244 \r
 245 void arm11_sc7_run(arm11_common_t * arm11, arm11_sc7_action_t * actions, size_t count);\r
 246 void arm11_sc7_clear_bw(arm11_common_t * arm11);\r
 247 \r
 248 \r
 249 \r
 250 #endif /* ARM11_H */\r