git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27 #define USB_STLINK_NUCLEO_PID   0x374b
  28
  29     // STLINK_DEBUG_RESETSYS, etc:
  30 #define STLINK_OK                       0x80
  31 #define STLINK_FALSE                    0x81
  32 #define STLINK_CORE_RUNNING             0x80
  33 #define STLINK_CORE_HALTED              0x81
  34 #define STLINK_CORE_STAT_UNKNOWN        -1
  35
  36 #define STLINK_GET_VERSION              0xf1
  37 #define STLINK_GET_CURRENT_MODE 0xf5
  38 #define STLINK_GET_TARGET_VOLTAGE       0xF7
  39
  40 #define STLINK_DEBUG_COMMAND            0xF2
  41 #define STLINK_DFU_COMMAND              0xF3
  42 #define STLINK_DFU_EXIT         0x07
  43     // enter dfu could be 0x08?
  44
  45     // STLINK_GET_CURRENT_MODE
  46 #define STLINK_DEV_DFU_MODE             0x00
  47 #define STLINK_DEV_MASS_MODE            0x01
  48 #define STLINK_DEV_DEBUG_MODE           0x02
  49 #define STLINK_DEV_UNKNOWN_MODE -1
  50
  51     // jtag mode cmds
  52 #define STLINK_DEBUG_ENTER              0x20
  53 #define STLINK_DEBUG_EXIT               0x21
  54 #define STLINK_DEBUG_READCOREID 0x22
  55 #define STLINK_DEBUG_GETSTATUS          0x01
  56 #define STLINK_DEBUG_FORCEDEBUG 0x02
  57 #define STLINK_DEBUG_RESETSYS           0x03
  58 #define STLINK_DEBUG_READALLREGS        0x04
  59 #define STLINK_DEBUG_READREG            0x05
  60 #define STLINK_DEBUG_WRITEREG           0x06
  61 #define STLINK_DEBUG_READMEM_32BIT      0x07
  62 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  63 #define STLINK_DEBUG_RUNCORE            0x09
  64 #define STLINK_DEBUG_STEPCORE           0x0a
  65 #define STLINK_DEBUG_SETFP              0x0b
  66 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  67 #define STLINK_DEBUG_CLEARFP            0x0e
  68 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  69 #define STLINK_DEBUG_ENTER_SWD          0xa3
  70 #define STLINK_DEBUG_ENTER_JTAG 0x00
  71
  72     // TODO - possible poor names...
  73 #define STLINK_SWD_ENTER 0x30
  74 #define STLINK_SWD_READCOREID 0x32  // TBD
  75 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  76 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  77 #define STLINK_JTAG_DRIVE_NRST 0x3c
  78 #define STLINK_JTAG_DRIVE_NRST 0x3c
  79
  80     // cortex m3 technical reference manual
  81 #define CM3_REG_CPUID 0xE000ED00
  82 #define CM3_REG_FP_CTRL 0xE0002000
  83 #define CM3_REG_FP_COMP0 0xE0002008
  84
  85     /* cortex core ids */
  86     // TODO clean this up...
  87 #define STM32VL_CORE_ID 0x1ba01477
  88 #define STM32L_CORE_ID 0x2ba01477
  89 #define STM32F3_CORE_ID 0x2ba01477
  90 #define STM32F4_CORE_ID 0x2ba01477
  91 #define STM32F0_CORE_ID 0xbb11477
  92 #define CORE_M3_R1 0x1BA00477
  93 #define CORE_M3_R2 0x4BA00477
  94 #define CORE_M4_R0 0x2BA01477
  95
  96     /*
  97      * Chip IDs are explained in the appropriate programming manual for the
  98      * DBGMCU_IDCODE register (0xE0042000)
  99      */
 100     // stm32 chipids, only lower 12 bits..
 101 #define STM32_CHIPID_F1_MEDIUM      0x410
 102 #define STM32_CHIPID_F2             0x411
 103 #define STM32_CHIPID_F1_LOW         0x412
 104 #define STM32_CHIPID_F4             0x413
 105 #define STM32_CHIPID_F1_HIGH        0x414
 106
 107 #define STM32_CHIPID_L1_MEDIUM      0x416
 108 #define STM32_CHIPID_L0             0x417
 109 #define STM32_CHIPID_F1_CONN        0x418
 110 #define STM32_CHIPID_F4_HD          0x419
 111 #define STM32_CHIPID_F1_VL_MEDIUM   0x420
 112
 113 #define STM32_CHIPID_F3             0x422
 114 #define STM32_CHIPID_F4_LP          0x423
 115
 116 #define STM32_CHIPID_L1_MEDIUM_PLUS 0x427
 117 #define STM32_CHIPID_F1_VL_HIGH     0x428
 118
 119 #define STM32_CHIPID_F1_XL          0x430
 120
 121 #define STM32_CHIPID_F37x           0x432
 122 #define STM32_CHIPID_F4_DE          0x433
 123
 124 #define STM32_CHIPID_L1_HIGH        0x436
 125 #define STM32_CHIPID_L152_RE        0x437
 126
 127
 128 #define STM32_CHIPID_F3_SMALL       0x439
 129 #define STM32_CHIPID_F0             0x440
 130
 131 #define STM32_CHIPID_F0_SMALL       0x444
 132
 133 #define STM32_CHIPID_F0_CAN         0x448
 134
 135     /*
 136      * 0x436 is actually assigned to some L1 chips that are called "Medium-Plus"
 137      * and some that are called "High".  0x427 is assigned to the other "Medium-
 138      * plus" chips.  To make it a bit simpler we just call 427 MEDIUM_PLUS and
 139      * 0x436 HIGH.
 140      */
 141
 142     // Constant STM32 memory map figures
 143 #define STM32_FLASH_BASE 0x08000000
 144 #define STM32_SRAM_BASE 0x20000000
 145
 146     /* Cortex™-M3 Technical Reference Manual */
 147     /* Debug Halting Control and Status Register */
 148 #define DHCSR 0xe000edf0
 149 #define DCRSR 0xe000edf4
 150 #define DCRDR 0xe000edf8
 151 #define DBGKEY 0xa05f0000
 152
 153     /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 154 #define C_BUF_LEN 32
 155
 156     typedef struct chip_params_ {
 157         uint32_t chip_id;
 158         char* description;
 159         uint32_t flash_size_reg;
 160         uint32_t flash_pagesize;
 161         uint32_t sram_size;
 162         uint32_t bootrom_base, bootrom_size;
 163     } chip_params_t;
 164
 165
 166     // These maps are from a combination of the Programming Manuals, and
 167     // also the Reference manuals.  (flash size reg is normally in ref man)
 168     static const chip_params_t devices[] = {
 169         { // table 2, PM0063
 170             .chip_id = STM32_CHIPID_F1_MEDIUM,
 171             .description = "F1 Medium-density device",
 172             .flash_size_reg = 0x1ffff7e0,
 173             .flash_pagesize = 0x400,
 174             .sram_size = 0x5000,
 175             .bootrom_base = 0x1ffff000,
 176             .bootrom_size = 0x800
 177         },
 178         {  // table 1, PM0059
 179             .chip_id = STM32_CHIPID_F2,
 180             .description = "F2 device",
 181             .flash_size_reg = 0x1fff7a22, /* As in RM0033 Rev 5*/
 182             .flash_pagesize = 0x20000,
 183             .sram_size = 0x20000,
 184             .bootrom_base = 0x1fff0000,
 185             .bootrom_size = 0x7800
 186         },
 187         { // PM0063
 188             .chip_id = STM32_CHIPID_F1_LOW,
 189             .description = "F1 Low-density device",
 190             .flash_size_reg = 0x1ffff7e0,
 191             .flash_pagesize = 0x400,
 192             .sram_size = 0x2800,
 193             .bootrom_base = 0x1ffff000,
 194             .bootrom_size = 0x800
 195         },
 196         {
 197             .chip_id = STM32_CHIPID_F4,
 198             .description = "F4 device",
 199             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 200             .flash_pagesize = 0x4000,
 201             .sram_size = 0x30000,
 202             .bootrom_base = 0x1fff0000,
 203             .bootrom_size = 0x7800
 204         },
 205         {
 206             .chip_id = STM32_CHIPID_F4_HD,
 207             .description = "F42x and F43x device",
 208             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 209             .flash_pagesize = 0x4000,
 210             .sram_size = 0x30000,
 211             .bootrom_base = 0x1fff0000,
 212             .bootrom_size = 0x7800
 213         },
 214         {
 215             .chip_id = STM32_CHIPID_F4_LP,
 216             .description = "F4 device (low power)",
 217             .flash_size_reg = 0x1FFF7A22,
 218             .flash_pagesize = 0x4000,
 219             .sram_size = 0x10000,
 220             .bootrom_base = 0x1fff0000,
 221             .bootrom_size = 0x7800
 222         },
 223         {
 224             .chip_id = STM32_CHIPID_F4_DE,
 225             .description = "F4 device (Dynamic Efficency)",
 226             .flash_size_reg = 0x1FFF7A22,
 227             .flash_pagesize = 0x4000,
 228             .sram_size = 0x18000,
 229             .bootrom_base = 0x1fff0000,
 230             .bootrom_size = 0x7800
 231         },
 232         {
 233             .chip_id = STM32_CHIPID_F1_HIGH,
 234             .description = "F1 High-density device",
 235             .flash_size_reg = 0x1ffff7e0,
 236             .flash_pagesize = 0x800,
 237             .sram_size = 0x10000,
 238             .bootrom_base = 0x1ffff000,
 239             .bootrom_size = 0x800
 240         },
 241         {
 242             // This ignores the EEPROM! (and uses the page erase size,
 243             // not the sector write protection...)
 244             .chip_id = STM32_CHIPID_L1_MEDIUM,
 245             .description = "L1 Med-density device",
 246             .flash_size_reg = 0x1ff8004c,
 247             .flash_pagesize = 0x100,
 248             .sram_size = 0x4000,
 249             .bootrom_base = 0x1ff00000,
 250             .bootrom_size = 0x1000
 251         },
 252         {
 253             .chip_id = STM32_CHIPID_L1_MEDIUM_PLUS,
 254             .description = "L1 Medium-Plus-density device",
 255             .flash_size_reg = 0x1ff800cc,
 256             .flash_pagesize = 0x100,
 257             .sram_size = 0x8000,/*Not completely clear if there are some with 48K*/
 258             .bootrom_base = 0x1ff00000,
 259             .bootrom_size = 0x1000
 260         },
 261         {
 262             .chip_id = STM32_CHIPID_L1_HIGH,
 263             .description = "L1 High-density device",
 264             .flash_size_reg = 0x1ff800cc,
 265             .flash_pagesize = 0x100,
 266             .sram_size = 0xC000, /*Not completely clear if there are some with 32K*/
 267             .bootrom_base = 0x1ff00000,
 268             .bootrom_size = 0x1000
 269         },
 270         {
 271             .chip_id = STM32_CHIPID_L152_RE,
 272             .description = "L152RE",
 273             .flash_size_reg = 0x1ff800cc,
 274             .flash_pagesize = 0x100,
 275             .sram_size = 0x14000, /*Not completely clear if there are some with 32K*/
 276             .bootrom_base = 0x1ff00000,
 277             .bootrom_size = 0x1000
 278         },
 279         {
 280             .chip_id = STM32_CHIPID_F1_CONN,
 281             .description = "F1 Connectivity line device",
 282             .flash_size_reg = 0x1ffff7e0,
 283             .flash_pagesize = 0x800,
 284             .sram_size = 0x10000,
 285             .bootrom_base = 0x1fffb000,
 286             .bootrom_size = 0x4800
 287         },
 288         {
 289             .chip_id = STM32_CHIPID_F1_VL_MEDIUM,
 290             .description = "F1 Medium-density Value Line device",
 291             .flash_size_reg = 0x1ffff7e0,
 292             .flash_pagesize = 0x400,
 293             .sram_size = 0x2000,
 294             .bootrom_base = 0x1ffff000,
 295             .bootrom_size = 0x800
 296         },
 297         {
 298             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 299             // Support based on DM00043574.pdf (RM0316) document.
 300             .chip_id = STM32_CHIPID_F3,
 301             .description = "F3 device",
 302             .flash_size_reg = 0x1ffff7cc,
 303             .flash_pagesize = 0x800,
 304             .sram_size = 0xa000,
 305             .bootrom_base = 0x1ffff000,
 306             .bootrom_size = 0x800
 307         },
 308         {
 309             // This is STK32F373VCT6 device from STM32 F373 eval board
 310             // Support based on 303 above (37x and 30x have same memory map)
 311             .chip_id = STM32_CHIPID_F37x,
 312             .description = "F3 device",
 313             .flash_size_reg = 0x1ffff7cc,
 314             .flash_pagesize = 0x800,
 315             .sram_size = 0xa000,
 316             .bootrom_base = 0x1ffff000,
 317             .bootrom_size = 0x800
 318         },
 319         {
 320             .chip_id = STM32_CHIPID_F1_VL_HIGH,
 321             .description = "F1 High-density value line device",
 322             .flash_size_reg = 0x1ffff7e0,
 323             .flash_pagesize = 0x800,
 324             .sram_size = 0x8000,
 325             .bootrom_base = 0x1ffff000,
 326             .bootrom_size = 0x800
 327         },
 328         {
 329             .chip_id = STM32_CHIPID_F1_XL,
 330             .description = "F1 XL-density device",
 331             .flash_size_reg = 0x1ffff7e0,
 332             .flash_pagesize = 0x800,
 333             .sram_size = 0x18000,
 334             .bootrom_base = 0x1fffe000,
 335             .bootrom_size = 0x1800
 336         },
 337         {
 338             //Use this as an example for mapping future chips:
 339             //RM0091 document was used to find these paramaters
 340             .chip_id = STM32_CHIPID_F0_CAN,
 341             .description = "F07x device",
 342             .flash_size_reg = 0x1ffff7cc,      // "Flash size data register" (pg735)
 343             .flash_pagesize = 0x800,           // Page sizes listed in Table 4
 344             .sram_size = 0x4000,               // "SRAM" byte size in hex from Table 2
 345             .bootrom_base = 0x1fffC800,                // "System memory" starting address from Table 2
 346             .bootrom_size = 0x3000             // "System memory" byte size in hex from Table 2
 347         },
 348         {
 349             //Use this as an example for mapping future chips:
 350             //RM0091 document was used to find these paramaters
 351             .chip_id = STM32_CHIPID_F0,
 352             .description = "F0 device",
 353             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 354             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 355             .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 356             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 357             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 358         },
 359         {
 360             //Use this as an example for mapping future chips:
 361             //RM0091 document was used to find these paramaters
 362             .chip_id = STM32_CHIPID_F0_SMALL,
 363             .description = "F0 small device",
 364             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 365             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 366             .sram_size = 0x1000,                // "SRAM" byte size in hex from Table 2
 367             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 368             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 369         },
 370         {
 371             // STM32F30x
 372             .chip_id = STM32_CHIPID_F3_SMALL,
 373             .description = "F3 small device",
 374             .flash_size_reg = 0x1ffff7cc,
 375             .flash_pagesize = 0x800,
 376             .sram_size = 0xa000,
 377             .bootrom_base = 0x1fffd800,
 378             .bootrom_size = 0x2000
 379         },
 380         {
 381             // STM32L0x
 382             // RM0367,RM0377 documents was used to find these parameters
 383             .chip_id = STM32_CHIPID_L0,
 384             .description = "L0x3 device",
 385             .flash_size_reg = 0x1ff8007c,
 386             .flash_pagesize = 0x80,
 387             .sram_size = 0x2000,
 388             .bootrom_base = 0x1ff0000,
 389             .bootrom_size = 0x1000
 390         },
 391  };
 392
 393
 394     typedef struct {
 395         uint32_t r[16];
 396         uint32_t s[32];
 397         uint32_t xpsr;
 398         uint32_t main_sp;
 399         uint32_t process_sp;
 400         uint32_t rw;
 401         uint32_t rw2;
 402         uint8_t control;
 403         uint8_t faultmask;
 404         uint8_t basepri;
 405         uint8_t primask;
 406         uint32_t fpscr;
 407     } reg;
 408
 409     typedef uint32_t stm32_addr_t;
 410
 411     typedef struct _cortex_m3_cpuid_ {
 412         uint16_t implementer_id;
 413         uint16_t variant;
 414         uint16_t part;
 415         uint8_t revision;
 416     } cortex_m3_cpuid_t;
 417
 418     typedef struct stlink_version_ {
 419         uint32_t stlink_v;
 420         uint32_t jtag_v;
 421         uint32_t swim_v;
 422         uint32_t st_vid;
 423         uint32_t stlink_pid;
 424     } stlink_version_t;
 425
 426     typedef struct flash_loader {
 427         stm32_addr_t loader_addr; /* loader sram adddr */
 428         stm32_addr_t buf_addr; /* buffer sram address */
 429     } flash_loader_t;
 430
 431     enum transport_type {
 432         TRANSPORT_TYPE_ZERO = 0,
 433         TRANSPORT_TYPE_LIBSG,
 434         TRANSPORT_TYPE_LIBUSB,
 435         TRANSPORT_TYPE_INVALID
 436     };
 437
 438     typedef struct _stlink stlink_t;
 439
 440     typedef struct _stlink_backend {
 441         void (*close) (stlink_t * sl);
 442         void (*exit_debug_mode) (stlink_t * sl);
 443         void (*enter_swd_mode) (stlink_t * sl);
 444         void (*enter_jtag_mode) (stlink_t * stl);
 445         void (*exit_dfu_mode) (stlink_t * stl);
 446         void (*core_id) (stlink_t * stl);
 447         void (*reset) (stlink_t * stl);
 448         void (*jtag_reset) (stlink_t * stl, int value);
 449         void (*run) (stlink_t * stl);
 450         void (*status) (stlink_t * stl);
 451         void (*version) (stlink_t *sl);
 452         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 453         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 454         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 455         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 456         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 457         void (*read_all_regs) (stlink_t *sl, reg * regp);
 458         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 459         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 460         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 461         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 462         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 463         void (*step) (stlink_t * stl);
 464         int (*current_mode) (stlink_t * stl);
 465         void (*force_debug) (stlink_t *sl);
 466         int32_t (*target_voltage) (stlink_t *sl);
 467     } stlink_backend_t;
 468
 469     struct _stlink {
 470         struct _stlink_backend *backend;
 471         void *backend_data;
 472
 473         // Room for the command header
 474         unsigned char c_buf[C_BUF_LEN];
 475         // Data transferred from or to device
 476         unsigned char q_buf[Q_BUF_LEN];
 477         int q_len;
 478
 479         // transport layer verboseness: 0 for no debug info, 10 for lots
 480         int verbose;
 481         uint32_t core_id;
 482         uint32_t chip_id;
 483         int core_stat;
 484
 485 #define STM32_FLASH_PGSZ 1024
 486 #define STM32L_FLASH_PGSZ 256
 487
 488 #define STM32F4_FLASH_PGSZ 16384
 489 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 490
 491         stm32_addr_t flash_base;
 492         size_t flash_size;
 493         size_t flash_pgsz;
 494
 495         /* sram settings */
 496 #define STM32_SRAM_SIZE (8 * 1024)
 497 #define STM32L_SRAM_SIZE (16 * 1024)
 498         stm32_addr_t sram_base;
 499         size_t sram_size;
 500
 501         // bootloader
 502         stm32_addr_t sys_base;
 503         size_t sys_size;
 504
 505         struct stlink_version_ version;
 506     };
 507
 508     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 509
 510     // delegated functions...
 511     void stlink_enter_swd_mode(stlink_t *sl);
 512     void stlink_enter_jtag_mode(stlink_t *sl);
 513     void stlink_exit_debug_mode(stlink_t *sl);
 514     void stlink_exit_dfu_mode(stlink_t *sl);
 515     void stlink_close(stlink_t *sl);
 516     uint32_t stlink_core_id(stlink_t *sl);
 517     void stlink_reset(stlink_t *sl);
 518     void stlink_jtag_reset(stlink_t *sl, int value);
 519     void stlink_run(stlink_t *sl);
 520     void stlink_status(stlink_t *sl);
 521     void stlink_version(stlink_t *sl);
 522     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 523     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 524     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 525     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 526     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 527     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 528     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 529     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 530     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 531     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 532     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 533     void stlink_step(stlink_t *sl);
 534     int stlink_current_mode(stlink_t *sl);
 535     void stlink_force_debug(stlink_t *sl);
 536     int stlink_target_voltage(stlink_t *sl);
 537
 538
 539     // unprocessed
 540     int stlink_erase_flash_mass(stlink_t* sl);
 541     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 542     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 543     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 544     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 545
 546     // PUBLIC
 547     uint32_t stlink_chip_id(stlink_t *sl);
 548     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 549
 550     // privates, publics, the rest....
 551     // TODO sort what is private, and what is not
 552     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 553     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 554     uint16_t read_uint16(const unsigned char *c, const int pt);
 555     void stlink_core_stat(stlink_t *sl);
 556     void stlink_print_data(stlink_t *sl);
 557     unsigned int is_bigendian(void);
 558     uint32_t read_uint32(const unsigned char *c, const int pt);
 559     void write_uint32(unsigned char* buf, uint32_t ui);
 560     void write_uint16(unsigned char* buf, uint16_t ui);
 561     unsigned int is_core_halted(stlink_t *sl);
 562     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 563     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 564     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 565     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 566     int stlink_load_device_params(stlink_t *sl);
 567
 568
 569
 570 #include "stlink-sg.h"
 571 #include "stlink-usb.h"
 572
 573
 574
 575 #ifdef  __cplusplus
 576 }
 577 #endif
 578
 579 #endif  /* STLINK_COMMON_H */