git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27 #define USB_STLINK_NUCLEO_PID   0x374b
  28
  29     // STLINK_DEBUG_RESETSYS, etc:
  30 #define STLINK_OK                       0x80
  31 #define STLINK_FALSE                    0x81
  32 #define STLINK_CORE_RUNNING             0x80
  33 #define STLINK_CORE_HALTED              0x81
  34 #define STLINK_CORE_STAT_UNKNOWN        -1
  35
  36 #define STLINK_GET_VERSION              0xf1
  37 #define STLINK_GET_CURRENT_MODE 0xf5
  38 #define STLINK_GET_TARGET_VOLTAGE       0xF7
  39
  40 #define STLINK_DEBUG_COMMAND            0xF2
  41 #define STLINK_DFU_COMMAND              0xF3
  42 #define STLINK_DFU_EXIT         0x07
  43     // enter dfu could be 0x08?
  44
  45     // STLINK_GET_CURRENT_MODE
  46 #define STLINK_DEV_DFU_MODE             0x00
  47 #define STLINK_DEV_MASS_MODE            0x01
  48 #define STLINK_DEV_DEBUG_MODE           0x02
  49 #define STLINK_DEV_UNKNOWN_MODE -1
  50
  51     // jtag mode cmds
  52 #define STLINK_DEBUG_ENTER              0x20
  53 #define STLINK_DEBUG_EXIT               0x21
  54 #define STLINK_DEBUG_READCOREID 0x22
  55 #define STLINK_DEBUG_GETSTATUS          0x01
  56 #define STLINK_DEBUG_FORCEDEBUG 0x02
  57 #define STLINK_DEBUG_RESETSYS           0x03
  58 #define STLINK_DEBUG_READALLREGS        0x04
  59 #define STLINK_DEBUG_READREG            0x05
  60 #define STLINK_DEBUG_WRITEREG           0x06
  61 #define STLINK_DEBUG_READMEM_32BIT      0x07
  62 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  63 #define STLINK_DEBUG_RUNCORE            0x09
  64 #define STLINK_DEBUG_STEPCORE           0x0a
  65 #define STLINK_DEBUG_SETFP              0x0b
  66 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  67 #define STLINK_DEBUG_CLEARFP            0x0e
  68 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  69 #define STLINK_DEBUG_ENTER_SWD          0xa3
  70 #define STLINK_DEBUG_ENTER_JTAG 0x00
  71
  72     // TODO - possible poor names...
  73 #define STLINK_SWD_ENTER 0x30
  74 #define STLINK_SWD_READCOREID 0x32  // TBD
  75 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  76 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  77 #define STLINK_JTAG_DRIVE_NRST 0x3c
  78 #define STLINK_JTAG_DRIVE_NRST 0x3c
  79
  80     // cortex m3 technical reference manual
  81 #define CM3_REG_CPUID 0xE000ED00
  82 #define CM3_REG_FP_CTRL 0xE0002000
  83 #define CM3_REG_FP_COMP0 0xE0002008
  84
  85     /* cortex core ids */
  86     // TODO clean this up...
  87 #define STM32VL_CORE_ID 0x1ba01477
  88 #define STM32L_CORE_ID 0x2ba01477
  89 #define STM32F3_CORE_ID 0x2ba01477
  90 #define STM32F4_CORE_ID 0x2ba01477
  91 #define STM32F0_CORE_ID 0xbb11477
  92 #define CORE_M3_R1 0x1BA00477
  93 #define CORE_M3_R2 0x4BA00477
  94 #define CORE_M4_R0 0x2BA01477
  95
  96     /*
  97      * Chip IDs are explained in the appropriate programming manual for the
  98      * DBGMCU_IDCODE register (0xE0042000)
  99      */
 100     // stm32 chipids, only lower 12 bits..
 101 #define STM32_CHIPID_F1_MEDIUM      0x410
 102 #define STM32_CHIPID_F2             0x411
 103 #define STM32_CHIPID_F1_LOW         0x412
 104 #define STM32_CHIPID_F4             0x413
 105 #define STM32_CHIPID_F1_HIGH        0x414
 106
 107 #define STM32_CHIPID_L1_MEDIUM      0x416
 108 #define STM32_CHIPID_L0             0x417
 109 #define STM32_CHIPID_F1_CONN        0x418
 110 #define STM32_CHIPID_F4_HD          0x419
 111 #define STM32_CHIPID_F1_VL_MEDIUM_LOW 0x420
 112
 113 #define STM32_CHIPID_F3             0x422
 114 #define STM32_CHIPID_F4_LP          0x423
 115
 116 #define STM32_CHIPID_F411RE         0x431
 117
 118 #define STM32_CHIPID_L1_MEDIUM_PLUS 0x427
 119 #define STM32_CHIPID_F1_VL_HIGH     0x428
 120 #define STM32_CHIPID_L1_CAT2        0x429
 121
 122 #define STM32_CHIPID_F1_XL          0x430
 123
 124 #define STM32_CHIPID_F37x           0x432
 125 #define STM32_CHIPID_F4_DE          0x433
 126
 127 #define STM32_CHIPID_L1_HIGH        0x436
 128 #define STM32_CHIPID_L152_RE        0x437
 129 #define STM32_CHIPID_F334           0x438
 130
 131 #define STM32_CHIPID_F3_SMALL       0x439
 132 #define STM32_CHIPID_F0             0x440
 133 #define STM32_CHIPID_F09X           0x442
 134 #define STM32_CHIPID_F0_SMALL       0x444
 135
 136 #define STM32_CHIPID_F04            0x445
 137
 138 #define STM32_CHIPID_F303_HIGH      0x446
 139
 140 #define STM32_CHIPID_F0_CAN         0x448
 141
 142     /*
 143      * 0x436 is actually assigned to some L1 chips that are called "Medium-Plus"
 144      * and some that are called "High".  0x427 is assigned to the other "Medium-
 145      * plus" chips.  To make it a bit simpler we just call 427 MEDIUM_PLUS and
 146      * 0x436 HIGH.
 147      */
 148
 149     // Constant STM32 memory map figures
 150 #define STM32_FLASH_BASE 0x08000000
 151 #define STM32_SRAM_BASE 0x20000000
 152
 153     /* Cortex™-M3 Technical Reference Manual */
 154     /* Debug Halting Control and Status Register */
 155 #define DHCSR 0xe000edf0
 156 #define DCRSR 0xe000edf4
 157 #define DCRDR 0xe000edf8
 158 #define DBGKEY 0xa05f0000
 159
 160     /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 161 #define C_BUF_LEN 32
 162
 163     typedef struct chip_params_ {
 164         uint32_t chip_id;
 165         char* description;
 166         uint32_t flash_size_reg;
 167         uint32_t flash_pagesize;
 168         uint32_t sram_size;
 169         uint32_t bootrom_base, bootrom_size;
 170     } chip_params_t;
 171
 172
 173     // These maps are from a combination of the Programming Manuals, and
 174     // also the Reference manuals.  (flash size reg is normally in ref man)
 175     static const chip_params_t devices[] = {
 176         { // table 2, PM0063
 177             .chip_id = STM32_CHIPID_F1_MEDIUM,
 178             .description = "F1 Medium-density device",
 179             .flash_size_reg = 0x1ffff7e0,
 180             .flash_pagesize = 0x400,
 181             .sram_size = 0x5000,
 182             .bootrom_base = 0x1ffff000,
 183             .bootrom_size = 0x800
 184         },
 185         {  // table 1, PM0059
 186             .chip_id = STM32_CHIPID_F2,
 187             .description = "F2 device",
 188             .flash_size_reg = 0x1fff7a22, /* As in RM0033 Rev 5*/
 189             .flash_pagesize = 0x20000,
 190             .sram_size = 0x20000,
 191             .bootrom_base = 0x1fff0000,
 192             .bootrom_size = 0x7800
 193         },
 194         { // PM0063
 195             .chip_id = STM32_CHIPID_F1_LOW,
 196             .description = "F1 Low-density device",
 197             .flash_size_reg = 0x1ffff7e0,
 198             .flash_pagesize = 0x400,
 199             .sram_size = 0x2800,
 200             .bootrom_base = 0x1ffff000,
 201             .bootrom_size = 0x800
 202         },
 203         {
 204             .chip_id = STM32_CHIPID_F4,
 205             .description = "F4 device",
 206             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 207             .flash_pagesize = 0x4000,
 208             .sram_size = 0x30000,
 209             .bootrom_base = 0x1fff0000,
 210             .bootrom_size = 0x7800
 211         },
 212         {
 213             .chip_id = STM32_CHIPID_F4_HD,
 214             .description = "F42x and F43x device",
 215             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 216             .flash_pagesize = 0x4000,
 217             .sram_size = 0x40000,
 218             .bootrom_base = 0x1fff0000,
 219             .bootrom_size = 0x7800
 220         },
 221         {
 222             .chip_id = STM32_CHIPID_F4_LP,
 223             .description = "F4 device (low power)",
 224             .flash_size_reg = 0x1FFF7A22,
 225             .flash_pagesize = 0x4000,
 226             .sram_size = 0x10000,
 227             .bootrom_base = 0x1fff0000,
 228             .bootrom_size = 0x7800
 229         },
 230         {
 231             .chip_id = STM32_CHIPID_F411RE,
 232             .description = "F4 device (low power) - stm32f411re",
 233             .flash_size_reg = 0x1FFF7A22,
 234             .flash_pagesize = 0x4000,
 235             .sram_size = 0x20000,
 236             .bootrom_base = 0x1fff0000,
 237             .bootrom_size = 0x7800
 238         },
 239         {
 240             .chip_id = STM32_CHIPID_F4_DE,
 241             .description = "F4 device (Dynamic Efficency)",
 242             .flash_size_reg = 0x1FFF7A22,
 243             .flash_pagesize = 0x4000,
 244             .sram_size = 0x18000,
 245             .bootrom_base = 0x1fff0000,
 246             .bootrom_size = 0x7800
 247         },
 248         {
 249             .chip_id = STM32_CHIPID_F1_HIGH,
 250             .description = "F1 High-density device",
 251             .flash_size_reg = 0x1ffff7e0,
 252             .flash_pagesize = 0x800,
 253             .sram_size = 0x10000,
 254             .bootrom_base = 0x1ffff000,
 255             .bootrom_size = 0x800
 256         },
 257         {
 258             // This ignores the EEPROM! (and uses the page erase size,
 259             // not the sector write protection...)
 260             .chip_id = STM32_CHIPID_L1_MEDIUM,
 261             .description = "L1 Med-density device",
 262             .flash_size_reg = 0x1ff8004c,
 263             .flash_pagesize = 0x100,
 264             .sram_size = 0x4000,
 265             .bootrom_base = 0x1ff00000,
 266             .bootrom_size = 0x1000
 267         },
 268         {
 269             .chip_id = STM32_CHIPID_L1_CAT2,
 270             .description = "L1 Cat.2 device",
 271             .flash_size_reg = 0x1ff8004c,
 272             .flash_pagesize = 0x100,
 273             .sram_size = 0x8000,
 274             .bootrom_base = 0x1ff00000,
 275             .bootrom_size = 0x1000
 276         },
 277         {
 278             .chip_id = STM32_CHIPID_L1_MEDIUM_PLUS,
 279             .description = "L1 Medium-Plus-density device",
 280             .flash_size_reg = 0x1ff800cc,
 281             .flash_pagesize = 0x100,
 282             .sram_size = 0x8000,/*Not completely clear if there are some with 48K*/
 283             .bootrom_base = 0x1ff00000,
 284             .bootrom_size = 0x1000
 285         },
 286         {
 287             .chip_id = STM32_CHIPID_L1_HIGH,
 288             .description = "L1 High-density device",
 289             .flash_size_reg = 0x1ff800cc,
 290             .flash_pagesize = 0x100,
 291             .sram_size = 0xC000, /*Not completely clear if there are some with 32K*/
 292             .bootrom_base = 0x1ff00000,
 293             .bootrom_size = 0x1000
 294         },
 295         {
 296             .chip_id = STM32_CHIPID_L152_RE,
 297             .description = "L152RE",
 298             .flash_size_reg = 0x1ff800cc,
 299             .flash_pagesize = 0x100,
 300             .sram_size = 0x14000, /*Not completely clear if there are some with 32K*/
 301             .bootrom_base = 0x1ff00000,
 302             .bootrom_size = 0x1000
 303         },
 304         {
 305             .chip_id = STM32_CHIPID_F1_CONN,
 306             .description = "F1 Connectivity line device",
 307             .flash_size_reg = 0x1ffff7e0,
 308             .flash_pagesize = 0x800,
 309             .sram_size = 0x10000,
 310             .bootrom_base = 0x1fffb000,
 311             .bootrom_size = 0x4800
 312         },
 313         {//Low and Medium density VL have same chipid. RM0041 25.6.1
 314             .chip_id = STM32_CHIPID_F1_VL_MEDIUM_LOW,
 315             .description = "F1 Medium/Low-density Value Line device",
 316             .flash_size_reg = 0x1ffff7e0,
 317             .flash_pagesize = 0x400,
 318             .sram_size = 0x2000,//0x1000 for low density devices
 319             .bootrom_base = 0x1ffff000,
 320             .bootrom_size = 0x800
 321         },
 322         {
 323             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 324             // Support based on DM00043574.pdf (RM0316) document.
 325             .chip_id = STM32_CHIPID_F3,
 326             .description = "F3 device",
 327             .flash_size_reg = 0x1ffff7cc,
 328             .flash_pagesize = 0x800,
 329             .sram_size = 0xa000,
 330             .bootrom_base = 0x1ffff000,
 331             .bootrom_size = 0x800
 332         },
 333         {
 334             // This is STK32F373VCT6 device from STM32 F373 eval board
 335             // Support based on 303 above (37x and 30x have same memory map)
 336             .chip_id = STM32_CHIPID_F37x,
 337             .description = "F3 device",
 338             .flash_size_reg = 0x1ffff7cc,
 339             .flash_pagesize = 0x800,
 340             .sram_size = 0xa000,
 341             .bootrom_base = 0x1ffff000,
 342             .bootrom_size = 0x800
 343         },
 344         {
 345             .chip_id = STM32_CHIPID_F1_VL_HIGH,
 346             .description = "F1 High-density value line device",
 347             .flash_size_reg = 0x1ffff7e0,
 348             .flash_pagesize = 0x800,
 349             .sram_size = 0x8000,
 350             .bootrom_base = 0x1ffff000,
 351             .bootrom_size = 0x800
 352         },
 353         {
 354             .chip_id = STM32_CHIPID_F1_XL,
 355             .description = "F1 XL-density device",
 356             .flash_size_reg = 0x1ffff7e0,
 357             .flash_pagesize = 0x800,
 358             .sram_size = 0x18000,
 359             .bootrom_base = 0x1fffe000,
 360             .bootrom_size = 0x1800
 361         },
 362         {
 363             //Use this as an example for mapping future chips:
 364             //RM0091 document was used to find these paramaters
 365             .chip_id = STM32_CHIPID_F0_CAN,
 366             .description = "F07x device",
 367             .flash_size_reg = 0x1ffff7cc,      // "Flash size data register" (pg735)
 368             .flash_pagesize = 0x800,           // Page sizes listed in Table 4
 369             .sram_size = 0x4000,               // "SRAM" byte size in hex from Table 2
 370             .bootrom_base = 0x1fffC800,                // "System memory" starting address from Table 2
 371             .bootrom_size = 0x3000             // "System memory" byte size in hex from Table 2
 372         },
 373         {
 374             //Use this as an example for mapping future chips:
 375             //RM0091 document was used to find these paramaters
 376             .chip_id = STM32_CHIPID_F0,
 377             .description = "F0 device",
 378             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 379             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 380             .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 381             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 382             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 383         },
 384         {
 385             .chip_id = STM32_CHIPID_F09X,
 386             .description = "F09X device",
 387             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 388             .flash_pagesize = 0x800,            // Page sizes listed in Table 4 (pg 56)
 389             .sram_size = 0x8000,                // "SRAM" byte size in hex from Table 2 (pg 50)
 390             .bootrom_base = 0x1fffd800,         // "System memory" starting address from Table 2
 391             .bootrom_size = 0x2000              // "System memory" byte size in hex from Table 2
 392         },
 393         {
 394             //Use this as an example for mapping future chips:
 395             //RM0091 document was used to find these paramaters
 396             .chip_id = STM32_CHIPID_F04,
 397             .description = "F04x device",
 398             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 399             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 400             .sram_size = 0x1800,                // "SRAM" byte size in hex from Table 2
 401             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 402             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 403         },
 404         {
 405             //Use this as an example for mapping future chips:
 406             //RM0091 document was used to find these paramaters
 407             .chip_id = STM32_CHIPID_F0_SMALL,
 408             .description = "F0 small device",
 409             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 410             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 411             .sram_size = 0x1000,                // "SRAM" byte size in hex from Table 2
 412             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 413             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 414         },
 415         {
 416             // STM32F30x
 417             .chip_id = STM32_CHIPID_F3_SMALL,
 418             .description = "F3 small device",
 419             .flash_size_reg = 0x1ffff7cc,
 420             .flash_pagesize = 0x800,
 421             .sram_size = 0xa000,
 422             .bootrom_base = 0x1fffd800,
 423             .bootrom_size = 0x2000
 424         },
 425         {
 426             // STM32L0x
 427             // RM0367,RM0377 documents was used to find these parameters
 428             .chip_id = STM32_CHIPID_L0,
 429             .description = "L0x3 device",
 430             .flash_size_reg = 0x1ff8007c,
 431             .flash_pagesize = 0x80,
 432             .sram_size = 0x2000,
 433             .bootrom_base = 0x1ff0000,
 434             .bootrom_size = 0x1000
 435         },
 436         {
 437             // STM32F334
 438             // RM0364 document was used to find these parameters
 439             .chip_id = STM32_CHIPID_F334,
 440             .description = "F334 device",
 441             .flash_size_reg = 0x1ffff7cc,
 442             .flash_pagesize = 0x800,
 443             .sram_size = 0x3000,
 444             .bootrom_base = 0x1fffd800,
 445             .bootrom_size = 0x2000
 446         },
 447         {
 448             // This is STK32F303RET6 device from STM32 F3 Nucelo board.
 449             // Support based on DM00043574.pdf (RM0316) document rev 5.
 450             .chip_id = STM32_CHIPID_F303_HIGH,
 451             .description = "F303 high density device",
 452             .flash_size_reg = 0x1ffff7cc,    // 34.2.1 Flash size data register
 453             .flash_pagesize = 0x800,         // 4.2.1 Flash memory organization
 454             .sram_size = 0x10000,            // 3.3 Embedded SRAM
 455             .bootrom_base = 0x1fffd800,      // 3.3.2 / Table 4 System Memory
 456             .bootrom_size = 0x2000
 457         },
 458
 459  };
 460
 461
 462     typedef struct {
 463         uint32_t r[16];
 464         uint32_t s[32];
 465         uint32_t xpsr;
 466         uint32_t main_sp;
 467         uint32_t process_sp;
 468         uint32_t rw;
 469         uint32_t rw2;
 470         uint8_t control;
 471         uint8_t faultmask;
 472         uint8_t basepri;
 473         uint8_t primask;
 474         uint32_t fpscr;
 475     } reg;
 476
 477     typedef uint32_t stm32_addr_t;
 478
 479     typedef struct _cortex_m3_cpuid_ {
 480         uint16_t implementer_id;
 481         uint16_t variant;
 482         uint16_t part;
 483         uint8_t revision;
 484     } cortex_m3_cpuid_t;
 485
 486     typedef struct stlink_version_ {
 487         uint32_t stlink_v;
 488         uint32_t jtag_v;
 489         uint32_t swim_v;
 490         uint32_t st_vid;
 491         uint32_t stlink_pid;
 492     } stlink_version_t;
 493
 494     typedef struct flash_loader {
 495         stm32_addr_t loader_addr; /* loader sram adddr */
 496         stm32_addr_t buf_addr; /* buffer sram address */
 497     } flash_loader_t;
 498
 499     enum transport_type {
 500         TRANSPORT_TYPE_ZERO = 0,
 501         TRANSPORT_TYPE_LIBSG,
 502         TRANSPORT_TYPE_LIBUSB,
 503         TRANSPORT_TYPE_INVALID
 504     };
 505
 506     typedef struct _stlink stlink_t;
 507
 508     typedef struct _stlink_backend {
 509         void (*close) (stlink_t * sl);
 510         void (*exit_debug_mode) (stlink_t * sl);
 511         void (*enter_swd_mode) (stlink_t * sl);
 512         void (*enter_jtag_mode) (stlink_t * stl);
 513         void (*exit_dfu_mode) (stlink_t * stl);
 514         void (*core_id) (stlink_t * stl);
 515         void (*reset) (stlink_t * stl);
 516         void (*jtag_reset) (stlink_t * stl, int value);
 517         void (*run) (stlink_t * stl);
 518         void (*status) (stlink_t * stl);
 519         void (*version) (stlink_t *sl);
 520         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 521         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 522         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 523         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 524         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 525         void (*read_all_regs) (stlink_t *sl, reg * regp);
 526         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 527         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 528         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 529         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 530         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 531         void (*step) (stlink_t * stl);
 532         int (*current_mode) (stlink_t * stl);
 533         void (*force_debug) (stlink_t *sl);
 534         int32_t (*target_voltage) (stlink_t *sl);
 535     } stlink_backend_t;
 536
 537     struct _stlink {
 538         struct _stlink_backend *backend;
 539         void *backend_data;
 540
 541         // Room for the command header
 542         unsigned char c_buf[C_BUF_LEN];
 543         // Data transferred from or to device
 544         unsigned char q_buf[Q_BUF_LEN];
 545         int q_len;
 546
 547         // transport layer verboseness: 0 for no debug info, 10 for lots
 548         int verbose;
 549         uint32_t core_id;
 550         uint32_t chip_id;
 551         int core_stat;
 552
 553 #define STM32_FLASH_PGSZ 1024
 554 #define STM32L_FLASH_PGSZ 256
 555
 556 #define STM32F4_FLASH_PGSZ 16384
 557 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 558
 559         stm32_addr_t flash_base;
 560         size_t flash_size;
 561         size_t flash_pgsz;
 562
 563         /* sram settings */
 564 #define STM32_SRAM_SIZE (8 * 1024)
 565 #define STM32L_SRAM_SIZE (16 * 1024)
 566         stm32_addr_t sram_base;
 567         size_t sram_size;
 568
 569         // bootloader
 570         stm32_addr_t sys_base;
 571         size_t sys_size;
 572
 573         struct stlink_version_ version;
 574     };
 575
 576     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 577
 578     // delegated functions...
 579     void stlink_enter_swd_mode(stlink_t *sl);
 580     void stlink_enter_jtag_mode(stlink_t *sl);
 581     void stlink_exit_debug_mode(stlink_t *sl);
 582     void stlink_exit_dfu_mode(stlink_t *sl);
 583     void stlink_close(stlink_t *sl);
 584     uint32_t stlink_core_id(stlink_t *sl);
 585     void stlink_reset(stlink_t *sl);
 586     void stlink_jtag_reset(stlink_t *sl, int value);
 587     void stlink_run(stlink_t *sl);
 588     void stlink_status(stlink_t *sl);
 589     void stlink_version(stlink_t *sl);
 590     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 591     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 592     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 593     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 594     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 595     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 596     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 597     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 598     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 599     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 600     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 601     void stlink_step(stlink_t *sl);
 602     int stlink_current_mode(stlink_t *sl);
 603     void stlink_force_debug(stlink_t *sl);
 604     int stlink_target_voltage(stlink_t *sl);
 605
 606
 607     // unprocessed
 608     int stlink_erase_flash_mass(stlink_t* sl);
 609     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 610     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 611     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 612     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 613
 614     // PUBLIC
 615     uint32_t stlink_chip_id(stlink_t *sl);
 616     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 617
 618     // privates, publics, the rest....
 619     // TODO sort what is private, and what is not
 620     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 621     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 622     uint16_t read_uint16(const unsigned char *c, const int pt);
 623     void stlink_core_stat(stlink_t *sl);
 624     void stlink_print_data(stlink_t *sl);
 625     unsigned int is_bigendian(void);
 626     uint32_t read_uint32(const unsigned char *c, const int pt);
 627     void write_uint32(unsigned char* buf, uint32_t ui);
 628     void write_uint16(unsigned char* buf, uint16_t ui);
 629     unsigned int is_core_halted(stlink_t *sl);
 630     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 631     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 632     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 633     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 634     int stlink_load_device_params(stlink_t *sl);
 635
 636
 637
 638 #include "stlink-sg.h"
 639 #include "stlink-usb.h"
 640
 641
 642
 643 #ifdef  __cplusplus
 644 }
 645 #endif
 646
 647 #endif  /* STLINK_COMMON_H */