git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27
  28     // STLINK_DEBUG_RESETSYS, etc:
  29 #define STLINK_OK                       0x80
  30 #define STLINK_FALSE                    0x81
  31 #define STLINK_CORE_RUNNING             0x80
  32 #define STLINK_CORE_HALTED              0x81
  33 #define STLINK_CORE_STAT_UNKNOWN        -1
  34
  35 #define STLINK_GET_VERSION              0xf1
  36 #define STLINK_GET_CURRENT_MODE 0xf5
  37
  38 #define STLINK_DEBUG_COMMAND            0xF2
  39 #define STLINK_DFU_COMMAND              0xF3
  40 #define STLINK_DFU_EXIT         0x07
  41     // enter dfu could be 0x08?
  42
  43     // STLINK_GET_CURRENT_MODE
  44 #define STLINK_DEV_DFU_MODE             0x00
  45 #define STLINK_DEV_MASS_MODE            0x01
  46 #define STLINK_DEV_DEBUG_MODE           0x02
  47 #define STLINK_DEV_UNKNOWN_MODE -1
  48
  49     // jtag mode cmds
  50 #define STLINK_DEBUG_ENTER              0x20
  51 #define STLINK_DEBUG_EXIT               0x21
  52 #define STLINK_DEBUG_READCOREID 0x22
  53 #define STLINK_DEBUG_GETSTATUS          0x01
  54 #define STLINK_DEBUG_FORCEDEBUG 0x02
  55 #define STLINK_DEBUG_RESETSYS           0x03
  56 #define STLINK_DEBUG_READALLREGS        0x04
  57 #define STLINK_DEBUG_READREG            0x05
  58 #define STLINK_DEBUG_WRITEREG           0x06
  59 #define STLINK_DEBUG_READMEM_32BIT      0x07
  60 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  61 #define STLINK_DEBUG_RUNCORE            0x09
  62 #define STLINK_DEBUG_STEPCORE           0x0a
  63 #define STLINK_DEBUG_SETFP              0x0b
  64 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  65 #define STLINK_DEBUG_CLEARFP            0x0e
  66 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  67 #define STLINK_DEBUG_ENTER_SWD          0xa3
  68 #define STLINK_DEBUG_ENTER_JTAG 0x00
  69
  70     // TODO - possible poor names...
  71 #define STLINK_SWD_ENTER 0x30
  72 #define STLINK_SWD_READCOREID 0x32  // TBD
  73 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  74 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  75 #define STLINK_JTAG_DRIVE_NRST 0x3c
  76 #define STLINK_JTAG_DRIVE_NRST 0x3c
  77
  78 // cortex m3 technical reference manual
  79 #define CM3_REG_CPUID 0xE000ED00
  80 #define CM3_REG_FP_CTRL 0xE0002000
  81 #define CM3_REG_FP_COMP0 0xE0002008
  82
  83 /* cortex core ids */
  84     // TODO clean this up...
  85 #define STM32VL_CORE_ID 0x1ba01477
  86 #define STM32L_CORE_ID 0x2ba01477
  87 #define STM32F4_CORE_ID 0x2ba01477
  88 #define STM32F0_CORE_ID 0xbb11477
  89 #define CORE_M3_R1 0x1BA00477
  90 #define CORE_M3_R2 0x4BA00477
  91 #define CORE_M4_R0 0x2BA01477
  92
  93 /*
  94  * Chip IDs are explained in the appropriate programming manual for the
  95  * DBGMCU_IDCODE register (0xE0042000)
  96  */
  97 // stm32 chipids, only lower 12 bits..
  98 #define STM32_CHIPID_F1_MEDIUM 0x410
  99 #define STM32_CHIPID_F2 0x411
 100 #define STM32_CHIPID_F1_LOW 0x412
 101 #define STM32_CHIPID_F4 0x413
 102 #define STM32_CHIPID_F1_HIGH 0x414
 103 #define STM32_CHIPID_L1_MEDIUM 0x416
 104 #define STM32_CHIPID_F1_CONN 0x418
 105 #define STM32_CHIPID_F1_VL_MEDIUM 0x420
 106 #define STM32_CHIPID_F1_VL_HIGH 0x428
 107 #define STM32_CHIPID_F1_XL 0x430
 108 #define STM32_CHIPID_F0 0x440
 109
 110 // Constant STM32 memory map figures
 111 #define STM32_FLASH_BASE 0x08000000
 112 #define STM32_SRAM_BASE 0x20000000
 113
 114 /* Cortex™-M3 Technical Reference Manual */
 115 /* Debug Halting Control and Status Register */
 116 #define DHCSR 0xe000edf0
 117 #define DCRSR 0xe000edf4
 118 #define DCRDR 0xe000edf8
 119 #define DBGKEY 0xa05f0000
 120
 121 /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 122 #define C_BUF_LEN 32
 123
 124     typedef struct chip_params_ {
 125         uint32_t chip_id;
 126         char* description;
 127         uint32_t flash_size_reg;
 128         uint32_t flash_pagesize;
 129         uint32_t sram_size;
 130         uint32_t bootrom_base, bootrom_size;
 131     } chip_params_t;
 132
 133
 134 // These maps are from a combination of the Programming Manuals, and
 135 // also the Reference manuals.  (flash size reg is normally in ref man)
 136 static const chip_params_t devices[] = {
 137         { // table 2, PM0063
 138             .chip_id = 0x410,
 139             .description = "F1 Medium-density device",
 140             .flash_size_reg = 0x1ffff7e0,
 141                     .flash_pagesize = 0x400,
 142                     .sram_size = 0x5000,
 143                     .bootrom_base = 0x1ffff000,
 144                     .bootrom_size = 0x800
 145         },
 146         {  // table 1, PM0059
 147             .chip_id = 0x411,
 148                     .description = "F2 device",
 149                     .flash_size_reg = 0, /* no flash size reg found in the docs! */
 150                     .flash_pagesize = 0x20000,
 151                     .sram_size = 0x20000,
 152                     .bootrom_base = 0x1fff0000,
 153                     .bootrom_size = 0x7800
 154         },
 155         { // PM0063
 156             .chip_id = 0x412,
 157                     .description = "F1 Low-density device",
 158                     .flash_size_reg = 0x1ffff7e0,
 159                     .flash_pagesize = 0x400,
 160                     .sram_size = 0x2800,
 161                     .bootrom_base = 0x1ffff000,
 162                     .bootrom_size = 0x800
 163         },
 164         {
 165             .chip_id = 0x413,
 166                     .description = "F4 device",
 167                     .flash_size_reg = 0x1FFF7A10,  //RM0090 error same as unique ID
 168                     .flash_pagesize = 0x4000,
 169                     .sram_size = 0x30000,
 170                     .bootrom_base = 0x1fff0000,
 171                     .bootrom_size = 0x7800
 172         },
 173         {
 174             .chip_id = 0x414,
 175                     .description = "F1 High-density device",
 176                     .flash_size_reg = 0x1ffff7e0,
 177                     .flash_pagesize = 0x800,
 178                     .sram_size = 0x10000,
 179                     .bootrom_base = 0x1ffff000,
 180                     .bootrom_size = 0x800
 181         },
 182         {
 183           // This ignores the EEPROM! (and uses the page erase size,
 184           // not the sector write protection...)
 185             .chip_id = 0x416,
 186                     .description = "L1 Med-density device",
 187                     .flash_size_reg = 0x1ff8004c,
 188                     .flash_pagesize = 0x100,
 189                     .sram_size = 0x4000,
 190                     .bootrom_base = 0x1ff00000,
 191                     .bootrom_size = 0x1000
 192         },
 193         {
 194             .chip_id = 0x418,
 195                     .description = "F1 Connectivity line device",
 196                     .flash_size_reg = 0x1ffff7e0,
 197                     .flash_pagesize = 0x800,
 198                     .sram_size = 0x10000,
 199                     .bootrom_base = 0x1fffb000,
 200                     .bootrom_size = 0x4800
 201         },
 202         {
 203             .chip_id = 0x420,
 204                     .description = "F1 Medium-density Value Line device",
 205                     .flash_size_reg = 0x1ffff7e0,
 206                     .flash_pagesize = 0x400,
 207                     .sram_size = 0x2000,
 208                     .bootrom_base = 0x1ffff000,
 209                     .bootrom_size = 0x800
 210         },
 211         {
 212             .chip_id = 0x428,
 213                     .description = "F1 High-density value line device",
 214                     .flash_size_reg = 0x1ffff7e0,
 215                     .flash_pagesize = 0x800,
 216                     .sram_size = 0x8000,
 217                     .bootrom_base = 0x1ffff000,
 218                     .bootrom_size = 0x800
 219         },
 220         {
 221             .chip_id = 0x430,
 222                     .description = "F1 XL-density device",
 223                     .flash_size_reg = 0x1ffff7e0,
 224                     .flash_pagesize = 0x800,
 225                     .sram_size = 0x18000,
 226                     .bootrom_base = 0x1fffe000,
 227                     .bootrom_size = 0x1800
 228         },
 229         {
 230             //Use this as an example for mapping future chips:
 231             //RM0091 document was used to find these paramaters
 232             .chip_id = 0x440,
 233                     .description = "F0 device",
 234                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 235                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 236                     .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 237                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 238                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 239         }
 240  };
 241
 242
 243     typedef struct {
 244         uint32_t r[16];
 245         uint32_t s[32];
 246         uint32_t xpsr;
 247         uint32_t main_sp;
 248         uint32_t process_sp;
 249         uint32_t rw;
 250         uint32_t rw2;
 251         uint8_t control;
 252         uint8_t faultmask;
 253         uint8_t basepri;
 254         uint8_t primask;
 255         uint32_t fpscr;
 256     } reg;
 257
 258     typedef uint32_t stm32_addr_t;
 259
 260     typedef struct _cortex_m3_cpuid_ {
 261         uint16_t implementer_id;
 262         uint16_t variant;
 263         uint16_t part;
 264         uint8_t revision;
 265     } cortex_m3_cpuid_t;
 266
 267     typedef struct stlink_version_ {
 268         uint32_t stlink_v;
 269         uint32_t jtag_v;
 270         uint32_t swim_v;
 271         uint32_t st_vid;
 272         uint32_t stlink_pid;
 273     } stlink_version_t;
 274
 275     typedef struct flash_loader {
 276         stm32_addr_t loader_addr; /* loader sram adddr */
 277         stm32_addr_t buf_addr; /* buffer sram address */
 278     } flash_loader_t;
 279
 280     enum transport_type {
 281         TRANSPORT_TYPE_ZERO = 0,
 282         TRANSPORT_TYPE_LIBSG,
 283         TRANSPORT_TYPE_LIBUSB,
 284         TRANSPORT_TYPE_INVALID
 285     };
 286
 287     typedef struct _stlink stlink_t;
 288
 289     typedef struct _stlink_backend {
 290         void (*close) (stlink_t * sl);
 291         void (*exit_debug_mode) (stlink_t * sl);
 292         void (*enter_swd_mode) (stlink_t * sl);
 293         void (*enter_jtag_mode) (stlink_t * stl);
 294         void (*exit_dfu_mode) (stlink_t * stl);
 295         void (*core_id) (stlink_t * stl);
 296         void (*reset) (stlink_t * stl);
 297         void (*jtag_reset) (stlink_t * stl, int value);
 298         void (*run) (stlink_t * stl);
 299         void (*status) (stlink_t * stl);
 300         void (*version) (stlink_t *sl);
 301         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 302         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 303         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 304         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 305         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 306         void (*read_all_regs) (stlink_t *sl, reg * regp);
 307         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 308         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 309         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 310         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 311         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 312         void (*step) (stlink_t * stl);
 313         int (*current_mode) (stlink_t * stl);
 314         void (*force_debug) (stlink_t *sl);
 315     } stlink_backend_t;
 316
 317     struct _stlink {
 318         struct _stlink_backend *backend;
 319         void *backend_data;
 320
 321         // Room for the command header
 322         unsigned char c_buf[C_BUF_LEN];
 323         // Data transferred from or to device
 324         unsigned char q_buf[Q_BUF_LEN];
 325         int q_len;
 326
 327         // transport layer verboseness: 0 for no debug info, 10 for lots
 328         int verbose;
 329         uint32_t core_id;
 330         uint32_t chip_id;
 331         int core_stat;
 332
 333 #define STM32_FLASH_PGSZ 1024
 334 #define STM32L_FLASH_PGSZ 256
 335
 336 #define STM32F4_FLASH_PGSZ 16384
 337 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 338
 339         stm32_addr_t flash_base;
 340         size_t flash_size;
 341         size_t flash_pgsz;
 342
 343         /* sram settings */
 344 #define STM32_SRAM_SIZE (8 * 1024)
 345 #define STM32L_SRAM_SIZE (16 * 1024)
 346         stm32_addr_t sram_base;
 347         size_t sram_size;
 348
 349         // bootloader
 350         stm32_addr_t sys_base;
 351         size_t sys_size;
 352
 353         struct stlink_version_ version;
 354     };
 355
 356     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 357
 358     // delegated functions...
 359     void stlink_enter_swd_mode(stlink_t *sl);
 360     void stlink_enter_jtag_mode(stlink_t *sl);
 361     void stlink_exit_debug_mode(stlink_t *sl);
 362     void stlink_exit_dfu_mode(stlink_t *sl);
 363     void stlink_close(stlink_t *sl);
 364     uint32_t stlink_core_id(stlink_t *sl);
 365     void stlink_reset(stlink_t *sl);
 366     void stlink_jtag_reset(stlink_t *sl, int value);
 367     void stlink_run(stlink_t *sl);
 368     void stlink_status(stlink_t *sl);
 369     void stlink_version(stlink_t *sl);
 370     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 371     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 372     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 373     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 374     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 375     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 376     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 377     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 378     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 379     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 380     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 381     void stlink_step(stlink_t *sl);
 382     int stlink_current_mode(stlink_t *sl);
 383     void stlink_force_debug(stlink_t *sl);
 384
 385
 386     // unprocessed
 387     int stlink_erase_flash_mass(stlink_t* sl);
 388     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, unsigned length);
 389     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 390     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 391     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, unsigned length);
 392
 393     // PUBLIC
 394     uint32_t stlink_chip_id(stlink_t *sl);
 395     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 396
 397     // privates, publics, the rest....
 398     // TODO sort what is private, and what is not
 399     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 400     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 401     uint16_t read_uint16(const unsigned char *c, const int pt);
 402     void stlink_core_stat(stlink_t *sl);
 403     void stlink_print_data(stlink_t *sl);
 404     unsigned int is_bigendian(void);
 405     uint32_t read_uint32(const unsigned char *c, const int pt);
 406     void write_uint32(unsigned char* buf, uint32_t ui);
 407     void write_uint16(unsigned char* buf, uint16_t ui);
 408     unsigned int is_core_halted(stlink_t *sl);
 409     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 410     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 411     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 412     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 413     int stlink_load_device_params(stlink_t *sl);
 414
 415
 416
 417 #include "stlink-sg.h"
 418 #include "stlink-usb.h"
 419
 420
 421
 422 #ifdef  __cplusplus
 423 }
 424 #endif
 425
 426 #endif  /* STLINK_COMMON_H */
 427