git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27
  28     // STLINK_DEBUG_RESETSYS, etc:
  29 #define STLINK_OK                       0x80
  30 #define STLINK_FALSE                    0x81
  31 #define STLINK_CORE_RUNNING             0x80
  32 #define STLINK_CORE_HALTED              0x81
  33 #define STLINK_CORE_STAT_UNKNOWN        -1
  34
  35 #define STLINK_GET_VERSION              0xf1
  36 #define STLINK_GET_CURRENT_MODE 0xf5
  37
  38 #define STLINK_DEBUG_COMMAND            0xF2
  39 #define STLINK_DFU_COMMAND              0xF3
  40 #define STLINK_DFU_EXIT         0x07
  41     // enter dfu could be 0x08?
  42
  43     // STLINK_GET_CURRENT_MODE
  44 #define STLINK_DEV_DFU_MODE             0x00
  45 #define STLINK_DEV_MASS_MODE            0x01
  46 #define STLINK_DEV_DEBUG_MODE           0x02
  47 #define STLINK_DEV_UNKNOWN_MODE -1
  48
  49     // jtag mode cmds
  50 #define STLINK_DEBUG_ENTER              0x20
  51 #define STLINK_DEBUG_EXIT               0x21
  52 #define STLINK_DEBUG_READCOREID 0x22
  53 #define STLINK_DEBUG_GETSTATUS          0x01
  54 #define STLINK_DEBUG_FORCEDEBUG 0x02
  55 #define STLINK_DEBUG_RESETSYS           0x03
  56 #define STLINK_DEBUG_READALLREGS        0x04
  57 #define STLINK_DEBUG_READREG            0x05
  58 #define STLINK_DEBUG_WRITEREG           0x06
  59 #define STLINK_DEBUG_READMEM_32BIT      0x07
  60 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  61 #define STLINK_DEBUG_RUNCORE            0x09
  62 #define STLINK_DEBUG_STEPCORE           0x0a
  63 #define STLINK_DEBUG_SETFP              0x0b
  64 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  65 #define STLINK_DEBUG_CLEARFP            0x0e
  66 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  67 #define STLINK_DEBUG_ENTER_SWD          0xa3
  68 #define STLINK_DEBUG_ENTER_JTAG 0x00
  69
  70     // TODO - possible poor names...
  71 #define STLINK_SWD_ENTER 0x30
  72 #define STLINK_SWD_READCOREID 0x32  // TBD
  73 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  74 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  75 #define STLINK_JTAG_DRIVE_NRST 0x3c
  76 #define STLINK_JTAG_DRIVE_NRST 0x3c
  77
  78 // cortex m3 technical reference manual
  79 #define CM3_REG_CPUID 0xE000ED00
  80 #define CM3_REG_FP_CTRL 0xE0002000
  81 #define CM3_REG_FP_COMP0 0xE0002008
  82
  83 /* cortex core ids */
  84     // TODO clean this up...
  85 #define STM32VL_CORE_ID 0x1ba01477
  86 #define STM32L_CORE_ID 0x2ba01477
  87 #define STM32F3_CORE_ID 0x2ba01477
  88 #define STM32F4_CORE_ID 0x2ba01477
  89 #define STM32F0_CORE_ID 0xbb11477
  90 #define CORE_M3_R1 0x1BA00477
  91 #define CORE_M3_R2 0x4BA00477
  92 #define CORE_M4_R0 0x2BA01477
  93
  94 /*
  95  * Chip IDs are explained in the appropriate programming manual for the
  96  * DBGMCU_IDCODE register (0xE0042000)
  97  */
  98 // stm32 chipids, only lower 12 bits..
  99 #define STM32_CHIPID_F1_MEDIUM 0x410
 100 #define STM32_CHIPID_F2 0x411
 101 #define STM32_CHIPID_F1_LOW 0x412
 102 #define STM32_CHIPID_F3 0x422
 103 #define STM32_CHIPID_F37x 0x432
 104 #define STM32_CHIPID_F4 0x413
 105 #define STM32_CHIPID_F1_HIGH 0x414
 106 #define STM32_CHIPID_L1_MEDIUM 0x416
 107 #define STM32_CHIPID_F1_CONN 0x418
 108 #define STM32_CHIPID_F1_VL_MEDIUM 0x420
 109 #define STM32_CHIPID_F1_VL_HIGH 0x428
 110 #define STM32_CHIPID_F1_XL 0x430
 111 #define STM32_CHIPID_F0 0x440
 112
 113 // Constant STM32 memory map figures
 114 #define STM32_FLASH_BASE 0x08000000
 115 #define STM32_SRAM_BASE 0x20000000
 116
 117 /* Cortex™-M3 Technical Reference Manual */
 118 /* Debug Halting Control and Status Register */
 119 #define DHCSR 0xe000edf0
 120 #define DCRSR 0xe000edf4
 121 #define DCRDR 0xe000edf8
 122 #define DBGKEY 0xa05f0000
 123
 124 /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 125 #define C_BUF_LEN 32
 126
 127     typedef struct chip_params_ {
 128         uint32_t chip_id;
 129         char* description;
 130         uint32_t flash_size_reg;
 131         uint32_t flash_pagesize;
 132         uint32_t sram_size;
 133         uint32_t bootrom_base, bootrom_size;
 134     } chip_params_t;
 135
 136
 137 // These maps are from a combination of the Programming Manuals, and
 138 // also the Reference manuals.  (flash size reg is normally in ref man)
 139 static const chip_params_t devices[] = {
 140         { // table 2, PM0063
 141             .chip_id = 0x410,
 142             .description = "F1 Medium-density device",
 143             .flash_size_reg = 0x1ffff7e0,
 144                     .flash_pagesize = 0x400,
 145                     .sram_size = 0x5000,
 146                     .bootrom_base = 0x1ffff000,
 147                     .bootrom_size = 0x800
 148         },
 149         {  // table 1, PM0059
 150             .chip_id = 0x411,
 151                     .description = "F2 device",
 152                     .flash_size_reg = 0, /* no flash size reg found in the docs! */
 153                     .flash_pagesize = 0x20000,
 154                     .sram_size = 0x20000,
 155                     .bootrom_base = 0x1fff0000,
 156                     .bootrom_size = 0x7800
 157         },
 158         { // PM0063
 159             .chip_id = 0x412,
 160                     .description = "F1 Low-density device",
 161                     .flash_size_reg = 0x1ffff7e0,
 162                     .flash_pagesize = 0x400,
 163                     .sram_size = 0x2800,
 164                     .bootrom_base = 0x1ffff000,
 165                     .bootrom_size = 0x800
 166         },
 167         {
 168             .chip_id = 0x413,
 169                     .description = "F4 device",
 170                     .flash_size_reg = 0x1FFF7A10,  //RM0090 error same as unique ID
 171                     .flash_pagesize = 0x4000,
 172                     .sram_size = 0x30000,
 173                     .bootrom_base = 0x1fff0000,
 174                     .bootrom_size = 0x7800
 175         },
 176         {
 177             .chip_id = 0x414,
 178                     .description = "F1 High-density device",
 179                     .flash_size_reg = 0x1ffff7e0,
 180                     .flash_pagesize = 0x800,
 181                     .sram_size = 0x10000,
 182                     .bootrom_base = 0x1ffff000,
 183                     .bootrom_size = 0x800
 184         },
 185         {
 186           // This ignores the EEPROM! (and uses the page erase size,
 187           // not the sector write protection...)
 188             .chip_id = 0x416,
 189                     .description = "L1 Med-density device",
 190                     .flash_size_reg = 0x1ff8004c,
 191                     .flash_pagesize = 0x100,
 192                     .sram_size = 0x4000,
 193                     .bootrom_base = 0x1ff00000,
 194                     .bootrom_size = 0x1000
 195         },
 196         {
 197             .chip_id = 0x418,
 198                     .description = "F1 Connectivity line device",
 199                     .flash_size_reg = 0x1ffff7e0,
 200                     .flash_pagesize = 0x800,
 201                     .sram_size = 0x10000,
 202                     .bootrom_base = 0x1fffb000,
 203                     .bootrom_size = 0x4800
 204         },
 205         {
 206             .chip_id = 0x420,
 207                     .description = "F1 Medium-density Value Line device",
 208                     .flash_size_reg = 0x1ffff7e0,
 209                     .flash_pagesize = 0x400,
 210                     .sram_size = 0x2000,
 211                     .bootrom_base = 0x1ffff000,
 212                     .bootrom_size = 0x800
 213         },
 214         {
 215             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 216             // Support based on DM00043574.pdf (RM0316) document.
 217             .chip_id = 0x422,
 218                     .description = "F3 device",
 219                     .flash_size_reg = 0x1ffff7cc,
 220                     .flash_pagesize = 0x800,
 221                     .sram_size = 0xa000,
 222                     .bootrom_base = 0x1ffff000,
 223                     .bootrom_size = 0x800
 224         },
 225         {
 226             // This is STK32F373VCT6 device from STM32 F373 eval board
 227             // Support based on 303 above (37x and 30x have same memory map)
 228             .chip_id = 0x432,
 229                     .description = "F3 device",
 230                     .flash_size_reg = 0x1ffff7cc,
 231                     .flash_pagesize = 0x800,
 232                     .sram_size = 0xa000,
 233                     .bootrom_base = 0x1ffff000,
 234                     .bootrom_size = 0x800
 235         },
 236         {
 237             .chip_id = 0x428,
 238                     .description = "F1 High-density value line device",
 239                     .flash_size_reg = 0x1ffff7e0,
 240                     .flash_pagesize = 0x800,
 241                     .sram_size = 0x8000,
 242                     .bootrom_base = 0x1ffff000,
 243                     .bootrom_size = 0x800
 244         },
 245         {
 246             .chip_id = 0x430,
 247                     .description = "F1 XL-density device",
 248                     .flash_size_reg = 0x1ffff7e0,
 249                     .flash_pagesize = 0x800,
 250                     .sram_size = 0x18000,
 251                     .bootrom_base = 0x1fffe000,
 252                     .bootrom_size = 0x1800
 253         },
 254         {
 255             //Use this as an example for mapping future chips:
 256             //RM0091 document was used to find these paramaters
 257             .chip_id = 0x440,
 258                     .description = "F0 device",
 259                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 260                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 261                     .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 262                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 263                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 264         }
 265  };
 266
 267
 268     typedef struct {
 269         uint32_t r[16];
 270         uint32_t s[32];
 271         uint32_t xpsr;
 272         uint32_t main_sp;
 273         uint32_t process_sp;
 274         uint32_t rw;
 275         uint32_t rw2;
 276         uint8_t control;
 277         uint8_t faultmask;
 278         uint8_t basepri;
 279         uint8_t primask;
 280         uint32_t fpscr;
 281     } reg;
 282
 283     typedef uint32_t stm32_addr_t;
 284
 285     typedef struct _cortex_m3_cpuid_ {
 286         uint16_t implementer_id;
 287         uint16_t variant;
 288         uint16_t part;
 289         uint8_t revision;
 290     } cortex_m3_cpuid_t;
 291
 292     typedef struct stlink_version_ {
 293         uint32_t stlink_v;
 294         uint32_t jtag_v;
 295         uint32_t swim_v;
 296         uint32_t st_vid;
 297         uint32_t stlink_pid;
 298     } stlink_version_t;
 299
 300     typedef struct flash_loader {
 301         stm32_addr_t loader_addr; /* loader sram adddr */
 302         stm32_addr_t buf_addr; /* buffer sram address */
 303     } flash_loader_t;
 304
 305     enum transport_type {
 306         TRANSPORT_TYPE_ZERO = 0,
 307         TRANSPORT_TYPE_LIBSG,
 308         TRANSPORT_TYPE_LIBUSB,
 309         TRANSPORT_TYPE_INVALID
 310     };
 311
 312     typedef struct _stlink stlink_t;
 313
 314     typedef struct _stlink_backend {
 315         void (*close) (stlink_t * sl);
 316         void (*exit_debug_mode) (stlink_t * sl);
 317         void (*enter_swd_mode) (stlink_t * sl);
 318         void (*enter_jtag_mode) (stlink_t * stl);
 319         void (*exit_dfu_mode) (stlink_t * stl);
 320         void (*core_id) (stlink_t * stl);
 321         void (*reset) (stlink_t * stl);
 322         void (*jtag_reset) (stlink_t * stl, int value);
 323         void (*run) (stlink_t * stl);
 324         void (*status) (stlink_t * stl);
 325         void (*version) (stlink_t *sl);
 326         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 327         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 328         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 329         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 330         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 331         void (*read_all_regs) (stlink_t *sl, reg * regp);
 332         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 333         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 334         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 335         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 336         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 337         void (*step) (stlink_t * stl);
 338         int (*current_mode) (stlink_t * stl);
 339         void (*force_debug) (stlink_t *sl);
 340     } stlink_backend_t;
 341
 342     struct _stlink {
 343         struct _stlink_backend *backend;
 344         void *backend_data;
 345
 346         // Room for the command header
 347         unsigned char c_buf[C_BUF_LEN];
 348         // Data transferred from or to device
 349         unsigned char q_buf[Q_BUF_LEN];
 350         int q_len;
 351
 352         // transport layer verboseness: 0 for no debug info, 10 for lots
 353         int verbose;
 354         uint32_t core_id;
 355         uint32_t chip_id;
 356         int core_stat;
 357
 358 #define STM32_FLASH_PGSZ 1024
 359 #define STM32L_FLASH_PGSZ 256
 360
 361 #define STM32F4_FLASH_PGSZ 16384
 362 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 363
 364         stm32_addr_t flash_base;
 365         size_t flash_size;
 366         size_t flash_pgsz;
 367
 368         /* sram settings */
 369 #define STM32_SRAM_SIZE (8 * 1024)
 370 #define STM32L_SRAM_SIZE (16 * 1024)
 371         stm32_addr_t sram_base;
 372         size_t sram_size;
 373
 374         // bootloader
 375         stm32_addr_t sys_base;
 376         size_t sys_size;
 377
 378         struct stlink_version_ version;
 379     };
 380
 381     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 382
 383     // delegated functions...
 384     void stlink_enter_swd_mode(stlink_t *sl);
 385     void stlink_enter_jtag_mode(stlink_t *sl);
 386     void stlink_exit_debug_mode(stlink_t *sl);
 387     void stlink_exit_dfu_mode(stlink_t *sl);
 388     void stlink_close(stlink_t *sl);
 389     uint32_t stlink_core_id(stlink_t *sl);
 390     void stlink_reset(stlink_t *sl);
 391     void stlink_jtag_reset(stlink_t *sl, int value);
 392     void stlink_run(stlink_t *sl);
 393     void stlink_status(stlink_t *sl);
 394     void stlink_version(stlink_t *sl);
 395     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 396     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 397     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 398     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 399     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 400     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 401     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 402     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 403     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 404     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 405     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 406     void stlink_step(stlink_t *sl);
 407     int stlink_current_mode(stlink_t *sl);
 408     void stlink_force_debug(stlink_t *sl);
 409
 410
 411     // unprocessed
 412     int stlink_erase_flash_mass(stlink_t* sl);
 413     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 414     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 415     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 416     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 417
 418     // PUBLIC
 419     uint32_t stlink_chip_id(stlink_t *sl);
 420     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 421
 422     // privates, publics, the rest....
 423     // TODO sort what is private, and what is not
 424     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 425     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 426     uint16_t read_uint16(const unsigned char *c, const int pt);
 427     void stlink_core_stat(stlink_t *sl);
 428     void stlink_print_data(stlink_t *sl);
 429     unsigned int is_bigendian(void);
 430     uint32_t read_uint32(const unsigned char *c, const int pt);
 431     void write_uint32(unsigned char* buf, uint32_t ui);
 432     void write_uint16(unsigned char* buf, uint16_t ui);
 433     unsigned int is_core_halted(stlink_t *sl);
 434     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 435     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 436     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 437     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 438     int stlink_load_device_params(stlink_t *sl);
 439
 440
 441
 442 #include "stlink-sg.h"
 443 #include "stlink-usb.h"
 444
 445
 446
 447 #ifdef  __cplusplus
 448 }
 449 #endif
 450
 451 #endif  /* STLINK_COMMON_H */
 452