git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27
  28     // STLINK_DEBUG_RESETSYS, etc:
  29 #define STLINK_OK                       0x80
  30 #define STLINK_FALSE                    0x81
  31 #define STLINK_CORE_RUNNING             0x80
  32 #define STLINK_CORE_HALTED              0x81
  33 #define STLINK_CORE_STAT_UNKNOWN        -1
  34
  35 #define STLINK_GET_VERSION              0xf1
  36 #define STLINK_GET_CURRENT_MODE 0xf5
  37
  38 #define STLINK_DEBUG_COMMAND            0xF2
  39 #define STLINK_DFU_COMMAND              0xF3
  40 #define STLINK_DFU_EXIT         0x07
  41     // enter dfu could be 0x08?
  42
  43     // STLINK_GET_CURRENT_MODE
  44 #define STLINK_DEV_DFU_MODE             0x00
  45 #define STLINK_DEV_MASS_MODE            0x01
  46 #define STLINK_DEV_DEBUG_MODE           0x02
  47 #define STLINK_DEV_UNKNOWN_MODE -1
  48
  49     // jtag mode cmds
  50 #define STLINK_DEBUG_ENTER              0x20
  51 #define STLINK_DEBUG_EXIT               0x21
  52 #define STLINK_DEBUG_READCOREID 0x22
  53 #define STLINK_DEBUG_GETSTATUS          0x01
  54 #define STLINK_DEBUG_FORCEDEBUG 0x02
  55 #define STLINK_DEBUG_RESETSYS           0x03
  56 #define STLINK_DEBUG_READALLREGS        0x04
  57 #define STLINK_DEBUG_READREG            0x05
  58 #define STLINK_DEBUG_WRITEREG           0x06
  59 #define STLINK_DEBUG_READMEM_32BIT      0x07
  60 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  61 #define STLINK_DEBUG_RUNCORE            0x09
  62 #define STLINK_DEBUG_STEPCORE           0x0a
  63 #define STLINK_DEBUG_SETFP              0x0b
  64 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  65 #define STLINK_DEBUG_CLEARFP            0x0e
  66 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  67 #define STLINK_DEBUG_ENTER_SWD          0xa3
  68 #define STLINK_DEBUG_ENTER_JTAG 0x00
  69
  70     // TODO - possible poor names...
  71 #define STLINK_SWD_ENTER 0x30
  72 #define STLINK_SWD_READCOREID 0x32  // TBD
  73 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  74 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  75 #define STLINK_JTAG_DRIVE_NRST 0x3c
  76 #define STLINK_JTAG_DRIVE_NRST 0x3c
  77
  78 // cortex m3 technical reference manual
  79 #define CM3_REG_CPUID 0xE000ED00
  80 #define CM3_REG_FP_CTRL 0xE0002000
  81 #define CM3_REG_FP_COMP0 0xE0002008
  82
  83 /* cortex core ids */
  84     // TODO clean this up...
  85 #define STM32VL_CORE_ID 0x1ba01477
  86 #define STM32L_CORE_ID 0x2ba01477
  87 #define STM32F4_CORE_ID 0x2ba01477
  88 #define CORE_M3_R1 0x1BA00477
  89 #define CORE_M3_R2 0x4BA00477
  90 #define CORE_M4_R0 0x2BA01477
  91
  92 /*
  93  * Chip IDs are explained in the appropriate programming manual for the
  94  * DBGMCU_IDCODE register (0xE0042000)
  95  */
  96 // stm32 chipids, only lower 12 bits..
  97 #define STM32_CHIPID_F1_MEDIUM 0x410
  98 #define STM32_CHIPID_F2 0x411
  99 #define STM32_CHIPID_F1_LOW 0x412
 100 #define STM32_CHIPID_F4 0x413
 101 #define STM32_CHIPID_F1_HIGH 0x414
 102 #define STM32_CHIPID_L1_MEDIUM 0x416
 103 #define STM32_CHIPID_F1_CONN 0x418
 104 #define STM32_CHIPID_F1_VL_MEDIUM 0x420
 105 #define STM32_CHIPID_F1_VL_HIGH 0x428
 106 #define STM32_CHIPID_F1_XL 0x430
 107
 108 // Constant STM32 memory map figures
 109 #define STM32_FLASH_BASE 0x08000000
 110 #define STM32_SRAM_BASE 0x20000000
 111
 112 /* Cortex™-M3 Technical Reference Manual */
 113 /* Debug Halting Control and Status Register */
 114 #define DHCSR 0xe000edf0
 115 #define DCRSR 0xe000edf4
 116 #define DCRDR 0xe000edf8
 117 #define DBGKEY 0xa05f0000
 118
 119 /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 120 #define C_BUF_LEN 32
 121
 122     typedef struct chip_params_ {
 123         uint32_t chip_id;
 124         char* description;
 125         uint32_t flash_size_reg;
 126         uint32_t flash_pagesize;
 127         uint32_t sram_size;
 128         uint32_t bootrom_base, bootrom_size;
 129     } chip_params_t;
 130
 131
 132     // These maps are from a combination of the Programming Manuals, and
 133     // also the Reference manuals.  (flash size reg is normally in ref man)
 134  static const chip_params_t devices[] = {
 135         { // table 2, PM0063
 136             .chip_id = 0x410,
 137             .description = "F1 Medium-density device",
 138             .flash_size_reg = 0x1ffff7e0,
 139                     .flash_pagesize = 0x400,
 140                     .sram_size = 0x5000,
 141                     .bootrom_base = 0x1ffff000,
 142                     .bootrom_size = 0x800
 143         },
 144         {  // table 1, PM0059
 145             .chip_id = 0x411,
 146                     .description = "F2 device",
 147                     .flash_size_reg = 0, /* no flash size reg found in the docs! */
 148                     .flash_pagesize = 0x20000,
 149                     .sram_size = 0x20000,
 150                     .bootrom_base = 0x1fff0000,
 151                     .bootrom_size = 0x7800
 152         },
 153         { // PM0063
 154             .chip_id = 0x412,
 155                     .description = "F1 Low-density device",
 156                     .flash_size_reg = 0x1ffff7e0,
 157                     .flash_pagesize = 0x400,
 158                     .sram_size = 0x2800,
 159                     .bootrom_base = 0x1ffff000,
 160                     .bootrom_size = 0x800
 161         },
 162         {
 163             .chip_id = 0x413,
 164                     .description = "F4 device",
 165                     .flash_size_reg = 0x1FFF7A10,  //RM0090 error same as unique ID
 166                     .flash_pagesize = 0x4000,
 167                     .sram_size = 0x30000,
 168                     .bootrom_base = 0x1fff0000,
 169                     .bootrom_size = 0x7800
 170         },
 171         {
 172             .chip_id = 0x414,
 173                     .description = "F1 High-density device",
 174                     .flash_size_reg = 0x1ffff7e0,
 175                     .flash_pagesize = 0x800,
 176                     .sram_size = 0x10000,
 177                     .bootrom_base = 0x1ffff000,
 178                     .bootrom_size = 0x800
 179         },
 180         {
 181           // This ignores the EEPROM! (and uses the page erase size,
 182           // not the sector write protection...)
 183             .chip_id = 0x416,
 184                     .description = "L1 Med-density device",
 185                     .flash_size_reg = 0x1ff8004c,
 186                     .flash_pagesize = 0x100,
 187                     .sram_size = 0x4000,
 188                     .bootrom_base = 0x1ff00000,
 189                     .bootrom_size = 0x1000
 190         },
 191         {
 192             .chip_id = 0x418,
 193                     .description = "F1 Connectivity line device",
 194                     .flash_size_reg = 0x1ffff7e0,
 195                     .flash_pagesize = 0x800,
 196                     .sram_size = 0x10000,
 197                     .bootrom_base = 0x1fffb000,
 198                     .bootrom_size = 0x4800
 199         },
 200         {
 201             .chip_id = 0x420,
 202                     .description = "F1 Medium-density Value Line device",
 203                     .flash_size_reg = 0x1ffff7e0,
 204                     .flash_pagesize = 0x400,
 205                     .sram_size = 0x2000,
 206                     .bootrom_base = 0x1ffff000,
 207                     .bootrom_size = 0x800
 208         },
 209         {
 210             .chip_id = 0x428,
 211                     .description = "F1 High-density value line device",
 212                     .flash_size_reg = 0x1ffff7e0,
 213                     .flash_pagesize = 0x800,
 214                     .sram_size = 0x8000,
 215                     .bootrom_base = 0x1ffff000,
 216                     .bootrom_size = 0x800
 217         },
 218         {
 219             .chip_id = 0x430,
 220                     .description = "F1 XL-density device",
 221                     .flash_size_reg = 0x1ffff7e0,
 222                     .flash_pagesize = 0x800,
 223                     .sram_size = 0x18000,
 224                     .bootrom_base = 0x1fffe000,
 225                     .bootrom_size = 0x1800
 226         },
 227         {
 228             //Use this as an example for mapping future chips:
 229             //RM0091 document was used to find these paramaters
 230             .chip_id = 0x440,
 231                     .description = "F0 device",
 232                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 233                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 234                     .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 235                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 236                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 237         }
 238  };
 239
 240
 241     typedef struct {
 242         uint32_t r[16];
 243         uint32_t s[32];
 244         uint32_t xpsr;
 245         uint32_t main_sp;
 246         uint32_t process_sp;
 247         uint32_t rw;
 248         uint32_t rw2;
 249         uint8_t control;
 250         uint8_t faultmask;
 251         uint8_t basepri;
 252         uint8_t primask;
 253         uint32_t fpscr;
 254     } reg;
 255
 256     typedef uint32_t stm32_addr_t;
 257
 258     typedef struct _cortex_m3_cpuid_ {
 259         uint16_t implementer_id;
 260         uint16_t variant;
 261         uint16_t part;
 262         uint8_t revision;
 263     } cortex_m3_cpuid_t;
 264
 265     typedef struct stlink_version_ {
 266         uint32_t stlink_v;
 267         uint32_t jtag_v;
 268         uint32_t swim_v;
 269         uint32_t st_vid;
 270         uint32_t stlink_pid;
 271     } stlink_version_t;
 272
 273     typedef struct flash_loader {
 274         stm32_addr_t loader_addr; /* loader sram adddr */
 275         stm32_addr_t buf_addr; /* buffer sram address */
 276     } flash_loader_t;
 277
 278     enum transport_type {
 279         TRANSPORT_TYPE_ZERO = 0,
 280         TRANSPORT_TYPE_LIBSG,
 281         TRANSPORT_TYPE_LIBUSB,
 282         TRANSPORT_TYPE_INVALID
 283     };
 284
 285     typedef struct _stlink stlink_t;
 286
 287     typedef struct _stlink_backend {
 288         void (*close) (stlink_t * sl);
 289         void (*exit_debug_mode) (stlink_t * sl);
 290         void (*enter_swd_mode) (stlink_t * sl);
 291         void (*enter_jtag_mode) (stlink_t * stl);
 292         void (*exit_dfu_mode) (stlink_t * stl);
 293         void (*core_id) (stlink_t * stl);
 294         void (*reset) (stlink_t * stl);
 295         void (*jtag_reset) (stlink_t * stl, int value);
 296         void (*run) (stlink_t * stl);
 297         void (*status) (stlink_t * stl);
 298         void (*version) (stlink_t *sl);
 299         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 300         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 301         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 302         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 303         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 304         void (*read_all_regs) (stlink_t *sl, reg * regp);
 305         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 306         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 307         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 308         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 309         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 310         void (*step) (stlink_t * stl);
 311         int (*current_mode) (stlink_t * stl);
 312         void (*force_debug) (stlink_t *sl);
 313     } stlink_backend_t;
 314
 315     struct _stlink {
 316         struct _stlink_backend *backend;
 317         void *backend_data;
 318
 319         // Room for the command header
 320         unsigned char c_buf[C_BUF_LEN];
 321         // Data transferred from or to device
 322         unsigned char q_buf[Q_BUF_LEN];
 323         int q_len;
 324
 325         // transport layer verboseness: 0 for no debug info, 10 for lots
 326         int verbose;
 327         uint32_t core_id;
 328         uint32_t chip_id;
 329         int core_stat;
 330
 331 #define STM32_FLASH_PGSZ 1024
 332 #define STM32L_FLASH_PGSZ 256
 333
 334 #define STM32F4_FLASH_PGSZ 16384
 335 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 336
 337         stm32_addr_t flash_base;
 338         size_t flash_size;
 339         size_t flash_pgsz;
 340
 341         /* sram settings */
 342 #define STM32_SRAM_SIZE (8 * 1024)
 343 #define STM32L_SRAM_SIZE (16 * 1024)
 344         stm32_addr_t sram_base;
 345         size_t sram_size;
 346
 347         // bootloader
 348         stm32_addr_t sys_base;
 349         size_t sys_size;
 350
 351         struct stlink_version_ version;
 352     };
 353
 354     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 355
 356     // delegated functions...
 357     void stlink_enter_swd_mode(stlink_t *sl);
 358     void stlink_enter_jtag_mode(stlink_t *sl);
 359     void stlink_exit_debug_mode(stlink_t *sl);
 360     void stlink_exit_dfu_mode(stlink_t *sl);
 361     void stlink_close(stlink_t *sl);
 362     uint32_t stlink_core_id(stlink_t *sl);
 363     void stlink_reset(stlink_t *sl);
 364     void stlink_jtag_reset(stlink_t *sl, int value);
 365     void stlink_run(stlink_t *sl);
 366     void stlink_status(stlink_t *sl);
 367     void stlink_version(stlink_t *sl);
 368     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 369     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 370     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 371     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 372     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 373     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 374     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 375     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 376     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 377     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 378     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 379     void stlink_step(stlink_t *sl);
 380     int stlink_current_mode(stlink_t *sl);
 381     void stlink_force_debug(stlink_t *sl);
 382
 383
 384     // unprocessed
 385     int stlink_erase_flash_mass(stlink_t* sl);
 386     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, unsigned length);
 387     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 388     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 389     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, unsigned length);
 390
 391     // PUBLIC
 392     uint32_t stlink_chip_id(stlink_t *sl);
 393     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 394
 395     // privates, publics, the rest....
 396     // TODO sort what is private, and what is not
 397     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 398     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 399     uint16_t read_uint16(const unsigned char *c, const int pt);
 400     void stlink_core_stat(stlink_t *sl);
 401     void stlink_print_data(stlink_t *sl);
 402     unsigned int is_bigendian(void);
 403     uint32_t read_uint32(const unsigned char *c, const int pt);
 404     void write_uint32(unsigned char* buf, uint32_t ui);
 405     void write_uint16(unsigned char* buf, uint16_t ui);
 406     unsigned int is_core_halted(stlink_t *sl);
 407     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 408     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 409     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 410     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 411     int stlink_load_device_params(stlink_t *sl);
 412
 413
 414
 415 #include "stlink-sg.h"
 416 #include "stlink-usb.h"
 417
 418
 419
 420 #ifdef  __cplusplus
 421 }
 422 #endif
 423
 424 #endif  /* STLINK_COMMON_H */
 425