git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27
  28     // STLINK_DEBUG_RESETSYS, etc:
  29 #define STLINK_OK                       0x80
  30 #define STLINK_FALSE                    0x81
  31 #define STLINK_CORE_RUNNING             0x80
  32 #define STLINK_CORE_HALTED              0x81
  33 #define STLINK_CORE_STAT_UNKNOWN        -1
  34
  35 #define STLINK_GET_VERSION              0xf1
  36 #define STLINK_GET_CURRENT_MODE 0xf5
  37
  38 #define STLINK_DEBUG_COMMAND            0xF2
  39 #define STLINK_DFU_COMMAND              0xF3
  40 #define STLINK_DFU_EXIT         0x07
  41     // enter dfu could be 0x08?
  42
  43     // STLINK_GET_CURRENT_MODE
  44 #define STLINK_DEV_DFU_MODE             0x00
  45 #define STLINK_DEV_MASS_MODE            0x01
  46 #define STLINK_DEV_DEBUG_MODE           0x02
  47 #define STLINK_DEV_UNKNOWN_MODE -1
  48
  49     // jtag mode cmds
  50 #define STLINK_DEBUG_ENTER              0x20
  51 #define STLINK_DEBUG_EXIT               0x21
  52 #define STLINK_DEBUG_READCOREID 0x22
  53 #define STLINK_DEBUG_GETSTATUS          0x01
  54 #define STLINK_DEBUG_FORCEDEBUG 0x02
  55 #define STLINK_DEBUG_RESETSYS           0x03
  56 #define STLINK_DEBUG_READALLREGS        0x04
  57 #define STLINK_DEBUG_READREG            0x05
  58 #define STLINK_DEBUG_WRITEREG           0x06
  59 #define STLINK_DEBUG_READMEM_32BIT      0x07
  60 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  61 #define STLINK_DEBUG_RUNCORE            0x09
  62 #define STLINK_DEBUG_STEPCORE           0x0a
  63 #define STLINK_DEBUG_SETFP              0x0b
  64 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  65 #define STLINK_DEBUG_CLEARFP            0x0e
  66 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  67 #define STLINK_DEBUG_ENTER_SWD          0xa3
  68 #define STLINK_DEBUG_ENTER_JTAG 0x00
  69
  70     // TODO - possible poor names...
  71 #define STLINK_SWD_ENTER 0x30
  72 #define STLINK_SWD_READCOREID 0x32  // TBD
  73 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  74 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  75 #define STLINK_JTAG_DRIVE_NRST 0x3c
  76 #define STLINK_JTAG_DRIVE_NRST 0x3c
  77
  78 // cortex m3 technical reference manual
  79 #define CM3_REG_CPUID 0xE000ED00
  80 #define CM3_REG_FP_CTRL 0xE0002000
  81 #define CM3_REG_FP_COMP0 0xE0002008
  82
  83 /* cortex core ids */
  84     // TODO clean this up...
  85 #define STM32VL_CORE_ID 0x1ba01477
  86 #define STM32L_CORE_ID 0x2ba01477
  87 #define STM32F3_CORE_ID 0x2ba01477
  88 #define STM32F4_CORE_ID 0x2ba01477
  89 #define STM32F0_CORE_ID 0xbb11477
  90 #define CORE_M3_R1 0x1BA00477
  91 #define CORE_M3_R2 0x4BA00477
  92 #define CORE_M4_R0 0x2BA01477
  93
  94 /*
  95  * Chip IDs are explained in the appropriate programming manual for the
  96  * DBGMCU_IDCODE register (0xE0042000)
  97  */
  98 // stm32 chipids, only lower 12 bits..
  99 #define STM32_CHIPID_F1_MEDIUM 0x410
 100 #define STM32_CHIPID_F2 0x411
 101 #define STM32_CHIPID_F1_LOW 0x412
 102 #define STM32_CHIPID_F3 0x422
 103 #define STM32_CHIPID_F37x 0x432
 104 #define STM32_CHIPID_F4 0x413
 105 #define STM32_CHIPID_F1_HIGH 0x414
 106 #define STM32_CHIPID_L1_MEDIUM 0x416
 107 #define STM32_CHIPID_L1_MEDIUM_PLUS 0x436
 108 #define STM32_CHIPID_L1_HIGH 0x436
 109 #define STM32_CHIPID_F1_CONN 0x418
 110 #define STM32_CHIPID_F1_VL_MEDIUM 0x420
 111 #define STM32_CHIPID_F1_VL_HIGH 0x428
 112 #define STM32_CHIPID_F1_XL 0x430
 113 #define STM32_CHIPID_F0 0x440
 114 #define STM32_CHIPID_F0_SMALL 0x444
 115
 116 // Constant STM32 memory map figures
 117 #define STM32_FLASH_BASE 0x08000000
 118 #define STM32_SRAM_BASE 0x20000000
 119
 120 /* Cortex™-M3 Technical Reference Manual */
 121 /* Debug Halting Control and Status Register */
 122 #define DHCSR 0xe000edf0
 123 #define DCRSR 0xe000edf4
 124 #define DCRDR 0xe000edf8
 125 #define DBGKEY 0xa05f0000
 126
 127 /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 128 #define C_BUF_LEN 32
 129
 130     typedef struct chip_params_ {
 131         uint32_t chip_id;
 132         char* description;
 133         uint32_t flash_size_reg;
 134         uint32_t flash_pagesize;
 135         uint32_t sram_size;
 136         uint32_t bootrom_base, bootrom_size;
 137     } chip_params_t;
 138
 139
 140 // These maps are from a combination of the Programming Manuals, and
 141 // also the Reference manuals.  (flash size reg is normally in ref man)
 142 static const chip_params_t devices[] = {
 143         { // table 2, PM0063
 144             .chip_id = STM32_CHIPID_F1_MEDIUM,
 145             .description = "F1 Medium-density device",
 146             .flash_size_reg = 0x1ffff7e0,
 147                     .flash_pagesize = 0x400,
 148                     .sram_size = 0x5000,
 149                     .bootrom_base = 0x1ffff000,
 150                     .bootrom_size = 0x800
 151         },
 152         {  // table 1, PM0059
 153             .chip_id = STM32_CHIPID_F2,
 154                     .description = "F2 device",
 155                     .flash_size_reg = 0, /* no flash size reg found in the docs! */
 156                     .flash_pagesize = 0x20000,
 157                     .sram_size = 0x20000,
 158                     .bootrom_base = 0x1fff0000,
 159                     .bootrom_size = 0x7800
 160         },
 161         { // PM0063
 162             .chip_id = STM32_CHIPID_F1_LOW,
 163                     .description = "F1 Low-density device",
 164                     .flash_size_reg = 0x1ffff7e0,
 165                     .flash_pagesize = 0x400,
 166                     .sram_size = 0x2800,
 167                     .bootrom_base = 0x1ffff000,
 168                     .bootrom_size = 0x800
 169         },
 170         {
 171             .chip_id = STM32_CHIPID_F4,
 172                     .description = "F4 device",
 173                     .flash_size_reg = 0x1FFF7A10,  //RM0090 error same as unique ID
 174                     .flash_pagesize = 0x4000,
 175                     .sram_size = 0x30000,
 176                     .bootrom_base = 0x1fff0000,
 177                     .bootrom_size = 0x7800
 178         },
 179         {
 180             .chip_id = STM32_CHIPID_F1_HIGH,
 181                     .description = "F1 High-density device",
 182                     .flash_size_reg = 0x1ffff7e0,
 183                     .flash_pagesize = 0x800,
 184                     .sram_size = 0x10000,
 185                     .bootrom_base = 0x1ffff000,
 186                     .bootrom_size = 0x800
 187         },
 188         {
 189           // This ignores the EEPROM! (and uses the page erase size,
 190           // not the sector write protection...)
 191             .chip_id = STM32_CHIPID_L1_MEDIUM,
 192                     .description = "L1 Med-density device",
 193                     .flash_size_reg = 0x1ff8004c,
 194                     .flash_pagesize = 0x100,
 195                     .sram_size = 0x4000,
 196                     .bootrom_base = 0x1ff00000,
 197                     .bootrom_size = 0x1000
 198         },
 199         {
 200             .chip_id = STM32_CHIPID_L1_MEDIUM_PLUS,
 201                     .description = "L1 Medium-Plus-density device",
 202                     .flash_size_reg = 0x1ff800CC,
 203                     .flash_pagesize = 0x100,
 204                     .sram_size = 0x8000,
 205                     .bootrom_base = 0x1ff00000,
 206                     .bootrom_size = 0x1000
 207         },
 208         {
 209             .chip_id = STM32_CHIPID_F1_CONN,
 210                     .description = "F1 Connectivity line device",
 211                     .flash_size_reg = 0x1ffff7e0,
 212                     .flash_pagesize = 0x800,
 213                     .sram_size = 0x10000,
 214                     .bootrom_base = 0x1fffb000,
 215                     .bootrom_size = 0x4800
 216         },
 217         {
 218             .chip_id = STM32_CHIPID_F1_VL_MEDIUM,
 219                     .description = "F1 Medium-density Value Line device",
 220                     .flash_size_reg = 0x1ffff7e0,
 221                     .flash_pagesize = 0x400,
 222                     .sram_size = 0x2000,
 223                     .bootrom_base = 0x1ffff000,
 224                     .bootrom_size = 0x800
 225         },
 226         {
 227             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 228             // Support based on DM00043574.pdf (RM0316) document.
 229             .chip_id = STM32_CHIPID_F3,
 230                     .description = "F3 device",
 231                     .flash_size_reg = 0x1ffff7cc,
 232                     .flash_pagesize = 0x800,
 233                     .sram_size = 0xa000,
 234                     .bootrom_base = 0x1ffff000,
 235                     .bootrom_size = 0x800
 236         },
 237         {
 238             // This is STK32F373VCT6 device from STM32 F373 eval board
 239             // Support based on 303 above (37x and 30x have same memory map)
 240             .chip_id = STM32_CHIPID_F37x,
 241                     .description = "F3 device",
 242                     .flash_size_reg = 0x1ffff7cc,
 243                     .flash_pagesize = 0x800,
 244                     .sram_size = 0xa000,
 245                     .bootrom_base = 0x1ffff000,
 246                     .bootrom_size = 0x800
 247         },
 248         {
 249             .chip_id = STM32_CHIPID_F1_VL_HIGH,
 250                     .description = "F1 High-density value line device",
 251                     .flash_size_reg = 0x1ffff7e0,
 252                     .flash_pagesize = 0x800,
 253                     .sram_size = 0x8000,
 254                     .bootrom_base = 0x1ffff000,
 255                     .bootrom_size = 0x800
 256         },
 257         {
 258             .chip_id = STM32_CHIPID_F1_XL,
 259                     .description = "F1 XL-density device",
 260                     .flash_size_reg = 0x1ffff7e0,
 261                     .flash_pagesize = 0x800,
 262                     .sram_size = 0x18000,
 263                     .bootrom_base = 0x1fffe000,
 264                     .bootrom_size = 0x1800
 265         },
 266         {
 267             //Use this as an example for mapping future chips:
 268             //RM0091 document was used to find these paramaters
 269             .chip_id = STM32_CHIPID_F0,
 270                     .description = "F0 device",
 271                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 272                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 273                     .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 274                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 275                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 276         },
 277         {
 278             //Use this as an example for mapping future chips:
 279             //RM0091 document was used to find these paramaters
 280             .chip_id = STM32_CHIPID_F0_SMALL,
 281                     .description = "F0 small device",
 282                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 283                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 284                     .sram_size = 0x1000,                // "SRAM" byte size in hex from Table 2
 285                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 286                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 287         },
 288  };
 289
 290
 291     typedef struct {
 292         uint32_t r[16];
 293         uint32_t s[32];
 294         uint32_t xpsr;
 295         uint32_t main_sp;
 296         uint32_t process_sp;
 297         uint32_t rw;
 298         uint32_t rw2;
 299         uint8_t control;
 300         uint8_t faultmask;
 301         uint8_t basepri;
 302         uint8_t primask;
 303         uint32_t fpscr;
 304     } reg;
 305
 306     typedef uint32_t stm32_addr_t;
 307
 308     typedef struct _cortex_m3_cpuid_ {
 309         uint16_t implementer_id;
 310         uint16_t variant;
 311         uint16_t part;
 312         uint8_t revision;
 313     } cortex_m3_cpuid_t;
 314
 315     typedef struct stlink_version_ {
 316         uint32_t stlink_v;
 317         uint32_t jtag_v;
 318         uint32_t swim_v;
 319         uint32_t st_vid;
 320         uint32_t stlink_pid;
 321     } stlink_version_t;
 322
 323     typedef struct flash_loader {
 324         stm32_addr_t loader_addr; /* loader sram adddr */
 325         stm32_addr_t buf_addr; /* buffer sram address */
 326     } flash_loader_t;
 327
 328     enum transport_type {
 329         TRANSPORT_TYPE_ZERO = 0,
 330         TRANSPORT_TYPE_LIBSG,
 331         TRANSPORT_TYPE_LIBUSB,
 332         TRANSPORT_TYPE_INVALID
 333     };
 334
 335     typedef struct _stlink stlink_t;
 336
 337     typedef struct _stlink_backend {
 338         void (*close) (stlink_t * sl);
 339         void (*exit_debug_mode) (stlink_t * sl);
 340         void (*enter_swd_mode) (stlink_t * sl);
 341         void (*enter_jtag_mode) (stlink_t * stl);
 342         void (*exit_dfu_mode) (stlink_t * stl);
 343         void (*core_id) (stlink_t * stl);
 344         void (*reset) (stlink_t * stl);
 345         void (*jtag_reset) (stlink_t * stl, int value);
 346         void (*run) (stlink_t * stl);
 347         void (*status) (stlink_t * stl);
 348         void (*version) (stlink_t *sl);
 349         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 350         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 351         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 352         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 353         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 354         void (*read_all_regs) (stlink_t *sl, reg * regp);
 355         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 356         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 357         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 358         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 359         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 360         void (*step) (stlink_t * stl);
 361         int (*current_mode) (stlink_t * stl);
 362         void (*force_debug) (stlink_t *sl);
 363     } stlink_backend_t;
 364
 365     struct _stlink {
 366         struct _stlink_backend *backend;
 367         void *backend_data;
 368
 369         // Room for the command header
 370         unsigned char c_buf[C_BUF_LEN];
 371         // Data transferred from or to device
 372         unsigned char q_buf[Q_BUF_LEN];
 373         int q_len;
 374
 375         // transport layer verboseness: 0 for no debug info, 10 for lots
 376         int verbose;
 377         uint32_t core_id;
 378         uint32_t chip_id;
 379         int core_stat;
 380
 381 #define STM32_FLASH_PGSZ 1024
 382 #define STM32L_FLASH_PGSZ 256
 383
 384 #define STM32F4_FLASH_PGSZ 16384
 385 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 386
 387         stm32_addr_t flash_base;
 388         size_t flash_size;
 389         size_t flash_pgsz;
 390
 391         /* sram settings */
 392 #define STM32_SRAM_SIZE (8 * 1024)
 393 #define STM32L_SRAM_SIZE (16 * 1024)
 394         stm32_addr_t sram_base;
 395         size_t sram_size;
 396
 397         // bootloader
 398         stm32_addr_t sys_base;
 399         size_t sys_size;
 400
 401         struct stlink_version_ version;
 402     };
 403
 404     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 405
 406     // delegated functions...
 407     void stlink_enter_swd_mode(stlink_t *sl);
 408     void stlink_enter_jtag_mode(stlink_t *sl);
 409     void stlink_exit_debug_mode(stlink_t *sl);
 410     void stlink_exit_dfu_mode(stlink_t *sl);
 411     void stlink_close(stlink_t *sl);
 412     uint32_t stlink_core_id(stlink_t *sl);
 413     void stlink_reset(stlink_t *sl);
 414     void stlink_jtag_reset(stlink_t *sl, int value);
 415     void stlink_run(stlink_t *sl);
 416     void stlink_status(stlink_t *sl);
 417     void stlink_version(stlink_t *sl);
 418     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 419     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 420     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 421     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 422     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 423     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 424     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 425     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 426     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 427     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 428     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 429     void stlink_step(stlink_t *sl);
 430     int stlink_current_mode(stlink_t *sl);
 431     void stlink_force_debug(stlink_t *sl);
 432
 433
 434     // unprocessed
 435     int stlink_erase_flash_mass(stlink_t* sl);
 436     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 437     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 438     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 439     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 440
 441     // PUBLIC
 442     uint32_t stlink_chip_id(stlink_t *sl);
 443     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 444
 445     // privates, publics, the rest....
 446     // TODO sort what is private, and what is not
 447     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 448     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 449     uint16_t read_uint16(const unsigned char *c, const int pt);
 450     void stlink_core_stat(stlink_t *sl);
 451     void stlink_print_data(stlink_t *sl);
 452     unsigned int is_bigendian(void);
 453     uint32_t read_uint32(const unsigned char *c, const int pt);
 454     void write_uint32(unsigned char* buf, uint32_t ui);
 455     void write_uint16(unsigned char* buf, uint16_t ui);
 456     unsigned int is_core_halted(stlink_t *sl);
 457     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 458     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 459     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 460     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 461     int stlink_load_device_params(stlink_t *sl);
 462
 463
 464
 465 #include "stlink-sg.h"
 466 #include "stlink-usb.h"
 467
 468
 469
 470 #ifdef  __cplusplus
 471 }
 472 #endif
 473
 474 #endif  /* STLINK_COMMON_H */
 475