git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27 #define USB_STLINK_NUCLEO_PID   0x374b
  28
  29     // STLINK_DEBUG_RESETSYS, etc:
  30 #define STLINK_OK                       0x80
  31 #define STLINK_FALSE                    0x81
  32 #define STLINK_CORE_RUNNING             0x80
  33 #define STLINK_CORE_HALTED              0x81
  34 #define STLINK_CORE_STAT_UNKNOWN        -1
  35
  36 #define STLINK_GET_VERSION              0xf1
  37 #define STLINK_GET_CURRENT_MODE 0xf5
  38 #define STLINK_GET_TARGET_VOLTAGE       0xF7
  39
  40 #define STLINK_DEBUG_COMMAND            0xF2
  41 #define STLINK_DFU_COMMAND              0xF3
  42 #define STLINK_DFU_EXIT         0x07
  43     // enter dfu could be 0x08?
  44
  45     // STLINK_GET_CURRENT_MODE
  46 #define STLINK_DEV_DFU_MODE             0x00
  47 #define STLINK_DEV_MASS_MODE            0x01
  48 #define STLINK_DEV_DEBUG_MODE           0x02
  49 #define STLINK_DEV_UNKNOWN_MODE -1
  50
  51     // jtag mode cmds
  52 #define STLINK_DEBUG_ENTER              0x20
  53 #define STLINK_DEBUG_EXIT               0x21
  54 #define STLINK_DEBUG_READCOREID 0x22
  55 #define STLINK_DEBUG_GETSTATUS          0x01
  56 #define STLINK_DEBUG_FORCEDEBUG 0x02
  57 #define STLINK_DEBUG_RESETSYS           0x03
  58 #define STLINK_DEBUG_READALLREGS        0x04
  59 #define STLINK_DEBUG_READREG            0x05
  60 #define STLINK_DEBUG_WRITEREG           0x06
  61 #define STLINK_DEBUG_READMEM_32BIT      0x07
  62 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  63 #define STLINK_DEBUG_RUNCORE            0x09
  64 #define STLINK_DEBUG_STEPCORE           0x0a
  65 #define STLINK_DEBUG_SETFP              0x0b
  66 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  67 #define STLINK_DEBUG_CLEARFP            0x0e
  68 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  69 #define STLINK_DEBUG_ENTER_SWD          0xa3
  70 #define STLINK_DEBUG_ENTER_JTAG 0x00
  71
  72     // TODO - possible poor names...
  73 #define STLINK_SWD_ENTER 0x30
  74 #define STLINK_SWD_READCOREID 0x32  // TBD
  75 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  76 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  77 #define STLINK_JTAG_DRIVE_NRST 0x3c
  78 #define STLINK_JTAG_DRIVE_NRST 0x3c
  79
  80     // cortex m3 technical reference manual
  81 #define CM3_REG_CPUID 0xE000ED00
  82 #define CM3_REG_FP_CTRL 0xE0002000
  83 #define CM3_REG_FP_COMP0 0xE0002008
  84
  85     /* cortex core ids */
  86     // TODO clean this up...
  87 #define STM32VL_CORE_ID 0x1ba01477
  88 #define STM32L_CORE_ID 0x2ba01477
  89 #define STM32F3_CORE_ID 0x2ba01477
  90 #define STM32F4_CORE_ID 0x2ba01477
  91 #define STM32F0_CORE_ID 0xbb11477
  92 #define CORE_M3_R1 0x1BA00477
  93 #define CORE_M3_R2 0x4BA00477
  94 #define CORE_M4_R0 0x2BA01477
  95
  96     /*
  97      * Chip IDs are explained in the appropriate programming manual for the
  98      * DBGMCU_IDCODE register (0xE0042000)
  99      */
 100     // stm32 chipids, only lower 12 bits..
 101 #define STM32_CHIPID_F1_MEDIUM      0x410
 102 #define STM32_CHIPID_F2             0x411
 103 #define STM32_CHIPID_F1_LOW         0x412
 104 #define STM32_CHIPID_F4             0x413
 105 #define STM32_CHIPID_F1_HIGH        0x414
 106
 107 #define STM32_CHIPID_L1_MEDIUM      0x416
 108 #define STM32_CHIPID_L0             0x417
 109 #define STM32_CHIPID_F1_CONN        0x418
 110 #define STM32_CHIPID_F4_HD          0x419
 111 #define STM32_CHIPID_F1_VL_MEDIUM_LOW 0x420
 112
 113 #define STM32_CHIPID_F446           0x421
 114 #define STM32_CHIPID_F3             0x422
 115 #define STM32_CHIPID_F4_LP          0x423
 116
 117 #define STM32_CHIPID_F411RE         0x431
 118
 119 #define STM32_CHIPID_L1_MEDIUM_PLUS 0x427
 120 #define STM32_CHIPID_F1_VL_HIGH     0x428
 121 #define STM32_CHIPID_L1_CAT2        0x429
 122
 123 #define STM32_CHIPID_F1_XL          0x430
 124
 125 #define STM32_CHIPID_F37x           0x432
 126 #define STM32_CHIPID_F4_DE          0x433
 127
 128 #define STM32_CHIPID_L1_HIGH        0x436
 129 #define STM32_CHIPID_L152_RE        0x437
 130 #define STM32_CHIPID_F334           0x438
 131
 132 #define STM32_CHIPID_F3_SMALL       0x439
 133 #define STM32_CHIPID_F0             0x440
 134 #define STM32_CHIPID_F09X           0x442
 135 #define STM32_CHIPID_F0_SMALL       0x444
 136
 137 #define STM32_CHIPID_F04            0x445
 138
 139 #define STM32_CHIPID_F303_HIGH      0x446
 140
 141 #define STM32_CHIPID_F0_CAN         0x448
 142
 143     /*
 144      * 0x436 is actually assigned to some L1 chips that are called "Medium-Plus"
 145      * and some that are called "High".  0x427 is assigned to the other "Medium-
 146      * plus" chips.  To make it a bit simpler we just call 427 MEDIUM_PLUS and
 147      * 0x436 HIGH.
 148      */
 149
 150     // Constant STM32 memory map figures
 151 #define STM32_FLASH_BASE 0x08000000
 152 #define STM32_SRAM_BASE 0x20000000
 153
 154     /* Cortex™-M3 Technical Reference Manual */
 155     /* Debug Halting Control and Status Register */
 156 #define DHCSR 0xe000edf0
 157 #define DCRSR 0xe000edf4
 158 #define DCRDR 0xe000edf8
 159 #define DBGKEY 0xa05f0000
 160
 161     /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 162 #define C_BUF_LEN 32
 163
 164     typedef struct chip_params_ {
 165         uint32_t chip_id;
 166         char* description;
 167         uint32_t flash_size_reg;
 168         uint32_t flash_pagesize;
 169         uint32_t sram_size;
 170         uint32_t bootrom_base, bootrom_size;
 171     } chip_params_t;
 172
 173
 174     // These maps are from a combination of the Programming Manuals, and
 175     // also the Reference manuals.  (flash size reg is normally in ref man)
 176     static const chip_params_t devices[] = {
 177         { // table 2, PM0063
 178             .chip_id = STM32_CHIPID_F1_MEDIUM,
 179             .description = "F1 Medium-density device",
 180             .flash_size_reg = 0x1ffff7e0,
 181             .flash_pagesize = 0x400,
 182             .sram_size = 0x5000,
 183             .bootrom_base = 0x1ffff000,
 184             .bootrom_size = 0x800
 185         },
 186         {  // table 1, PM0059
 187             .chip_id = STM32_CHIPID_F2,
 188             .description = "F2 device",
 189             .flash_size_reg = 0x1fff7a22, /* As in RM0033 Rev 5*/
 190             .flash_pagesize = 0x20000,
 191             .sram_size = 0x20000,
 192             .bootrom_base = 0x1fff0000,
 193             .bootrom_size = 0x7800
 194         },
 195         { // PM0063
 196             .chip_id = STM32_CHIPID_F1_LOW,
 197             .description = "F1 Low-density device",
 198             .flash_size_reg = 0x1ffff7e0,
 199             .flash_pagesize = 0x400,
 200             .sram_size = 0x2800,
 201             .bootrom_base = 0x1ffff000,
 202             .bootrom_size = 0x800
 203         },
 204         {
 205             .chip_id = STM32_CHIPID_F4,
 206             .description = "F4 device",
 207             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 208             .flash_pagesize = 0x4000,
 209             .sram_size = 0x30000,
 210             .bootrom_base = 0x1fff0000,
 211             .bootrom_size = 0x7800
 212         },
 213         {
 214             .chip_id = STM32_CHIPID_F4_HD,
 215             .description = "F42x and F43x device",
 216             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 217             .flash_pagesize = 0x4000,
 218             .sram_size = 0x40000,
 219             .bootrom_base = 0x1fff0000,
 220             .bootrom_size = 0x7800
 221         },
 222         {
 223             .chip_id = STM32_CHIPID_F4_LP,
 224             .description = "F4 device (low power)",
 225             .flash_size_reg = 0x1FFF7A22,
 226             .flash_pagesize = 0x4000,
 227             .sram_size = 0x10000,
 228             .bootrom_base = 0x1fff0000,
 229             .bootrom_size = 0x7800
 230         },
 231         {
 232             .chip_id = STM32_CHIPID_F411RE,
 233             .description = "F4 device (low power) - stm32f411re",
 234             .flash_size_reg = 0x1FFF7A22,
 235             .flash_pagesize = 0x4000,
 236             .sram_size = 0x20000,
 237             .bootrom_base = 0x1fff0000,
 238             .bootrom_size = 0x7800
 239         },
 240         {
 241             .chip_id = STM32_CHIPID_F4_DE,
 242             .description = "F4 device (Dynamic Efficency)",
 243             .flash_size_reg = 0x1FFF7A22,
 244             .flash_pagesize = 0x4000,
 245             .sram_size = 0x18000,
 246             .bootrom_base = 0x1fff0000,
 247             .bootrom_size = 0x7800
 248         },
 249         {
 250             .chip_id = STM32_CHIPID_F1_HIGH,
 251             .description = "F1 High-density device",
 252             .flash_size_reg = 0x1ffff7e0,
 253             .flash_pagesize = 0x800,
 254             .sram_size = 0x10000,
 255             .bootrom_base = 0x1ffff000,
 256             .bootrom_size = 0x800
 257         },
 258         {
 259             // This ignores the EEPROM! (and uses the page erase size,
 260             // not the sector write protection...)
 261             .chip_id = STM32_CHIPID_L1_MEDIUM,
 262             .description = "L1 Med-density device",
 263             .flash_size_reg = 0x1ff8004c,
 264             .flash_pagesize = 0x100,
 265             .sram_size = 0x4000,
 266             .bootrom_base = 0x1ff00000,
 267             .bootrom_size = 0x1000
 268         },
 269         {
 270             .chip_id = STM32_CHIPID_L1_CAT2,
 271             .description = "L1 Cat.2 device",
 272             .flash_size_reg = 0x1ff8004c,
 273             .flash_pagesize = 0x100,
 274             .sram_size = 0x8000,
 275             .bootrom_base = 0x1ff00000,
 276             .bootrom_size = 0x1000
 277         },
 278         {
 279             .chip_id = STM32_CHIPID_L1_MEDIUM_PLUS,
 280             .description = "L1 Medium-Plus-density device",
 281             .flash_size_reg = 0x1ff800cc,
 282             .flash_pagesize = 0x100,
 283             .sram_size = 0x8000,/*Not completely clear if there are some with 48K*/
 284             .bootrom_base = 0x1ff00000,
 285             .bootrom_size = 0x1000
 286         },
 287         {
 288             .chip_id = STM32_CHIPID_L1_HIGH,
 289             .description = "L1 High-density device",
 290             .flash_size_reg = 0x1ff800cc,
 291             .flash_pagesize = 0x100,
 292             .sram_size = 0xC000, /*Not completely clear if there are some with 32K*/
 293             .bootrom_base = 0x1ff00000,
 294             .bootrom_size = 0x1000
 295         },
 296         {
 297             .chip_id = STM32_CHIPID_L152_RE,
 298             .description = "L152RE",
 299             .flash_size_reg = 0x1ff800cc,
 300             .flash_pagesize = 0x100,
 301             .sram_size = 0x14000, /*Not completely clear if there are some with 32K*/
 302             .bootrom_base = 0x1ff00000,
 303             .bootrom_size = 0x1000
 304         },
 305         {
 306             .chip_id = STM32_CHIPID_F1_CONN,
 307             .description = "F1 Connectivity line device",
 308             .flash_size_reg = 0x1ffff7e0,
 309             .flash_pagesize = 0x800,
 310             .sram_size = 0x10000,
 311             .bootrom_base = 0x1fffb000,
 312             .bootrom_size = 0x4800
 313         },
 314         {//Low and Medium density VL have same chipid. RM0041 25.6.1
 315             .chip_id = STM32_CHIPID_F1_VL_MEDIUM_LOW,
 316             .description = "F1 Medium/Low-density Value Line device",
 317             .flash_size_reg = 0x1ffff7e0,
 318             .flash_pagesize = 0x400,
 319             .sram_size = 0x2000,//0x1000 for low density devices
 320             .bootrom_base = 0x1ffff000,
 321             .bootrom_size = 0x800
 322         },
 323         {
 324             // STM32F446x family. Support based on DM00135183.pdf (RM0390) document.
 325             .chip_id = STM32_CHIPID_F446,
 326             .description = "F446 device",
 327             .flash_size_reg = 0x1fff7a22,
 328             .flash_pagesize = 0x20000,
 329             .sram_size = 0x20000,
 330             .bootrom_base = 0x1fff0000,
 331             .bootrom_size = 0x7800
 332         },
 333         {
 334             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 335             // Support based on DM00043574.pdf (RM0316) document.
 336             .chip_id = STM32_CHIPID_F3,
 337             .description = "F3 device",
 338             .flash_size_reg = 0x1ffff7cc,
 339             .flash_pagesize = 0x800,
 340             .sram_size = 0xa000,
 341             .bootrom_base = 0x1ffff000,
 342             .bootrom_size = 0x800
 343         },
 344         {
 345             // This is STK32F373VCT6 device from STM32 F373 eval board
 346             // Support based on 303 above (37x and 30x have same memory map)
 347             .chip_id = STM32_CHIPID_F37x,
 348             .description = "F3 device",
 349             .flash_size_reg = 0x1ffff7cc,
 350             .flash_pagesize = 0x800,
 351             .sram_size = 0xa000,
 352             .bootrom_base = 0x1ffff000,
 353             .bootrom_size = 0x800
 354         },
 355         {
 356             .chip_id = STM32_CHIPID_F1_VL_HIGH,
 357             .description = "F1 High-density value line device",
 358             .flash_size_reg = 0x1ffff7e0,
 359             .flash_pagesize = 0x800,
 360             .sram_size = 0x8000,
 361             .bootrom_base = 0x1ffff000,
 362             .bootrom_size = 0x800
 363         },
 364         {
 365             .chip_id = STM32_CHIPID_F1_XL,
 366             .description = "F1 XL-density device",
 367             .flash_size_reg = 0x1ffff7e0,
 368             .flash_pagesize = 0x800,
 369             .sram_size = 0x18000,
 370             .bootrom_base = 0x1fffe000,
 371             .bootrom_size = 0x1800
 372         },
 373         {
 374             //Use this as an example for mapping future chips:
 375             //RM0091 document was used to find these paramaters
 376             .chip_id = STM32_CHIPID_F0_CAN,
 377             .description = "F07x device",
 378             .flash_size_reg = 0x1ffff7cc,      // "Flash size data register" (pg735)
 379             .flash_pagesize = 0x800,           // Page sizes listed in Table 4
 380             .sram_size = 0x4000,               // "SRAM" byte size in hex from Table 2
 381             .bootrom_base = 0x1fffC800,                // "System memory" starting address from Table 2
 382             .bootrom_size = 0x3000             // "System memory" byte size in hex from Table 2
 383         },
 384         {
 385             //Use this as an example for mapping future chips:
 386             //RM0091 document was used to find these paramaters
 387             .chip_id = STM32_CHIPID_F0,
 388             .description = "F0 device",
 389             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 390             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 391             .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 392             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 393             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 394         },
 395         {
 396             .chip_id = STM32_CHIPID_F09X,
 397             .description = "F09X device",
 398             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 399             .flash_pagesize = 0x800,            // Page sizes listed in Table 4 (pg 56)
 400             .sram_size = 0x8000,                // "SRAM" byte size in hex from Table 2 (pg 50)
 401             .bootrom_base = 0x1fffd800,         // "System memory" starting address from Table 2
 402             .bootrom_size = 0x2000              // "System memory" byte size in hex from Table 2
 403         },
 404         {
 405             //Use this as an example for mapping future chips:
 406             //RM0091 document was used to find these paramaters
 407             .chip_id = STM32_CHIPID_F04,
 408             .description = "F04x device",
 409             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 410             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 411             .sram_size = 0x1800,                // "SRAM" byte size in hex from Table 2
 412             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 413             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 414         },
 415         {
 416             //Use this as an example for mapping future chips:
 417             //RM0091 document was used to find these paramaters
 418             .chip_id = STM32_CHIPID_F0_SMALL,
 419             .description = "F0 small device",
 420             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 421             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 422             .sram_size = 0x1000,                // "SRAM" byte size in hex from Table 2
 423             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 424             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 425         },
 426         {
 427             // STM32F30x
 428             .chip_id = STM32_CHIPID_F3_SMALL,
 429             .description = "F3 small device",
 430             .flash_size_reg = 0x1ffff7cc,
 431             .flash_pagesize = 0x800,
 432             .sram_size = 0xa000,
 433             .bootrom_base = 0x1fffd800,
 434             .bootrom_size = 0x2000
 435         },
 436         {
 437             // STM32L0x
 438             // RM0367,RM0377 documents was used to find these parameters
 439             .chip_id = STM32_CHIPID_L0,
 440             .description = "L0x3 device",
 441             .flash_size_reg = 0x1ff8007c,
 442             .flash_pagesize = 0x80,
 443             .sram_size = 0x2000,
 444             .bootrom_base = 0x1ff0000,
 445             .bootrom_size = 0x1000
 446         },
 447         {
 448             // STM32F334
 449             // RM0364 document was used to find these parameters
 450             .chip_id = STM32_CHIPID_F334,
 451             .description = "F334 device",
 452             .flash_size_reg = 0x1ffff7cc,
 453             .flash_pagesize = 0x800,
 454             .sram_size = 0x3000,
 455             .bootrom_base = 0x1fffd800,
 456             .bootrom_size = 0x2000
 457         },
 458         {
 459             // This is STK32F303RET6 device from STM32 F3 Nucelo board.
 460             // Support based on DM00043574.pdf (RM0316) document rev 5.
 461             .chip_id = STM32_CHIPID_F303_HIGH,
 462             .description = "F303 high density device",
 463             .flash_size_reg = 0x1ffff7cc,    // 34.2.1 Flash size data register
 464             .flash_pagesize = 0x800,         // 4.2.1 Flash memory organization
 465             .sram_size = 0x10000,            // 3.3 Embedded SRAM
 466             .bootrom_base = 0x1fffd800,      // 3.3.2 / Table 4 System Memory
 467             .bootrom_size = 0x2000
 468         },
 469
 470  };
 471
 472
 473     typedef struct {
 474         uint32_t r[16];
 475         uint32_t s[32];
 476         uint32_t xpsr;
 477         uint32_t main_sp;
 478         uint32_t process_sp;
 479         uint32_t rw;
 480         uint32_t rw2;
 481         uint8_t control;
 482         uint8_t faultmask;
 483         uint8_t basepri;
 484         uint8_t primask;
 485         uint32_t fpscr;
 486     } reg;
 487
 488     typedef uint32_t stm32_addr_t;
 489
 490     typedef struct _cortex_m3_cpuid_ {
 491         uint16_t implementer_id;
 492         uint16_t variant;
 493         uint16_t part;
 494         uint8_t revision;
 495     } cortex_m3_cpuid_t;
 496
 497     typedef struct stlink_version_ {
 498         uint32_t stlink_v;
 499         uint32_t jtag_v;
 500         uint32_t swim_v;
 501         uint32_t st_vid;
 502         uint32_t stlink_pid;
 503     } stlink_version_t;
 504
 505     typedef struct flash_loader {
 506         stm32_addr_t loader_addr; /* loader sram adddr */
 507         stm32_addr_t buf_addr; /* buffer sram address */
 508     } flash_loader_t;
 509
 510     enum transport_type {
 511         TRANSPORT_TYPE_ZERO = 0,
 512         TRANSPORT_TYPE_LIBSG,
 513         TRANSPORT_TYPE_LIBUSB,
 514         TRANSPORT_TYPE_INVALID
 515     };
 516
 517     typedef struct _stlink stlink_t;
 518
 519     typedef struct _stlink_backend {
 520         void (*close) (stlink_t * sl);
 521         void (*exit_debug_mode) (stlink_t * sl);
 522         void (*enter_swd_mode) (stlink_t * sl);
 523         void (*enter_jtag_mode) (stlink_t * stl);
 524         void (*exit_dfu_mode) (stlink_t * stl);
 525         void (*core_id) (stlink_t * stl);
 526         void (*reset) (stlink_t * stl);
 527         void (*jtag_reset) (stlink_t * stl, int value);
 528         void (*run) (stlink_t * stl);
 529         void (*status) (stlink_t * stl);
 530         void (*version) (stlink_t *sl);
 531         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 532         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 533         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 534         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 535         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 536         void (*read_all_regs) (stlink_t *sl, reg * regp);
 537         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 538         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 539         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 540         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 541         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 542         void (*step) (stlink_t * stl);
 543         int (*current_mode) (stlink_t * stl);
 544         void (*force_debug) (stlink_t *sl);
 545         int32_t (*target_voltage) (stlink_t *sl);
 546     } stlink_backend_t;
 547
 548     struct _stlink {
 549         struct _stlink_backend *backend;
 550         void *backend_data;
 551
 552         // Room for the command header
 553         unsigned char c_buf[C_BUF_LEN];
 554         // Data transferred from or to device
 555         unsigned char q_buf[Q_BUF_LEN];
 556         int q_len;
 557
 558         // transport layer verboseness: 0 for no debug info, 10 for lots
 559         int verbose;
 560         uint32_t core_id;
 561         uint32_t chip_id;
 562         int core_stat;
 563
 564 #define STM32_FLASH_PGSZ 1024
 565 #define STM32L_FLASH_PGSZ 256
 566
 567 #define STM32F4_FLASH_PGSZ 16384
 568 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 569
 570         stm32_addr_t flash_base;
 571         size_t flash_size;
 572         size_t flash_pgsz;
 573
 574         /* sram settings */
 575 #define STM32_SRAM_SIZE (8 * 1024)
 576 #define STM32L_SRAM_SIZE (16 * 1024)
 577         stm32_addr_t sram_base;
 578         size_t sram_size;
 579
 580         // bootloader
 581         stm32_addr_t sys_base;
 582         size_t sys_size;
 583
 584         struct stlink_version_ version;
 585     };
 586
 587     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 588
 589     // delegated functions...
 590     void stlink_enter_swd_mode(stlink_t *sl);
 591     void stlink_enter_jtag_mode(stlink_t *sl);
 592     void stlink_exit_debug_mode(stlink_t *sl);
 593     void stlink_exit_dfu_mode(stlink_t *sl);
 594     void stlink_close(stlink_t *sl);
 595     uint32_t stlink_core_id(stlink_t *sl);
 596     void stlink_reset(stlink_t *sl);
 597     void stlink_jtag_reset(stlink_t *sl, int value);
 598     void stlink_run(stlink_t *sl);
 599     void stlink_status(stlink_t *sl);
 600     void stlink_version(stlink_t *sl);
 601     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 602     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 603     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 604     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 605     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 606     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 607     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 608     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 609     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 610     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 611     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 612     void stlink_step(stlink_t *sl);
 613     int stlink_current_mode(stlink_t *sl);
 614     void stlink_force_debug(stlink_t *sl);
 615     int stlink_target_voltage(stlink_t *sl);
 616
 617
 618     // unprocessed
 619     int stlink_erase_flash_mass(stlink_t* sl);
 620     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 621     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 622     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 623     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 624
 625     // PUBLIC
 626     uint32_t stlink_chip_id(stlink_t *sl);
 627     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 628
 629     // privates, publics, the rest....
 630     // TODO sort what is private, and what is not
 631     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 632     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 633     uint16_t read_uint16(const unsigned char *c, const int pt);
 634     void stlink_core_stat(stlink_t *sl);
 635     void stlink_print_data(stlink_t *sl);
 636     unsigned int is_bigendian(void);
 637     uint32_t read_uint32(const unsigned char *c, const int pt);
 638     void write_uint32(unsigned char* buf, uint32_t ui);
 639     void write_uint16(unsigned char* buf, uint16_t ui);
 640     unsigned int is_core_halted(stlink_t *sl);
 641     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 642     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 643     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 644     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 645     int stlink_load_device_params(stlink_t *sl);
 646
 647
 648
 649 #include "stlink-sg.h"
 650 #include "stlink-usb.h"
 651
 652
 653
 654 #ifdef  __cplusplus
 655 }
 656 #endif
 657
 658 #endif  /* STLINK_COMMON_H */