git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27
  28     // STLINK_DEBUG_RESETSYS, etc:
  29 #define STLINK_OK                       0x80
  30 #define STLINK_FALSE                    0x81
  31 #define STLINK_CORE_RUNNING             0x80
  32 #define STLINK_CORE_HALTED              0x81
  33 #define STLINK_CORE_STAT_UNKNOWN        -1
  34
  35 #define STLINK_GET_VERSION              0xf1
  36 #define STLINK_GET_CURRENT_MODE 0xf5
  37
  38 #define STLINK_DEBUG_COMMAND            0xF2
  39 #define STLINK_DFU_COMMAND              0xF3
  40 #define STLINK_DFU_EXIT         0x07
  41     // enter dfu could be 0x08?
  42
  43     // STLINK_GET_CURRENT_MODE
  44 #define STLINK_DEV_DFU_MODE             0x00
  45 #define STLINK_DEV_MASS_MODE            0x01
  46 #define STLINK_DEV_DEBUG_MODE           0x02
  47 #define STLINK_DEV_UNKNOWN_MODE -1
  48
  49     // jtag mode cmds
  50 #define STLINK_DEBUG_ENTER              0x20
  51 #define STLINK_DEBUG_EXIT               0x21
  52 #define STLINK_DEBUG_READCOREID 0x22
  53 #define STLINK_DEBUG_GETSTATUS          0x01
  54 #define STLINK_DEBUG_FORCEDEBUG 0x02
  55 #define STLINK_DEBUG_RESETSYS           0x03
  56 #define STLINK_DEBUG_READALLREGS        0x04
  57 #define STLINK_DEBUG_READREG            0x05
  58 #define STLINK_DEBUG_WRITEREG           0x06
  59 #define STLINK_DEBUG_READMEM_32BIT      0x07
  60 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  61 #define STLINK_DEBUG_RUNCORE            0x09
  62 #define STLINK_DEBUG_STEPCORE           0x0a
  63 #define STLINK_DEBUG_SETFP              0x0b
  64 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  65 #define STLINK_DEBUG_CLEARFP            0x0e
  66 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  67 #define STLINK_DEBUG_ENTER_SWD          0xa3
  68 #define STLINK_DEBUG_ENTER_JTAG 0x00
  69
  70     // TODO - possible poor names...
  71 #define STLINK_SWD_ENTER 0x30
  72 #define STLINK_SWD_READCOREID 0x32  // TBD
  73 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  74 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  75 #define STLINK_JTAG_DRIVE_NRST 0x3c
  76 #define STLINK_JTAG_DRIVE_NRST 0x3c
  77
  78 // cortex m3 technical reference manual
  79 #define CM3_REG_CPUID 0xE000ED00
  80 #define CM3_REG_FP_CTRL 0xE0002000
  81 #define CM3_REG_FP_COMP0 0xE0002008
  82
  83 /* cortex core ids */
  84     // TODO clean this up...
  85 #define STM32VL_CORE_ID 0x1ba01477
  86 #define STM32L_CORE_ID 0x2ba01477
  87 #define STM32F3_CORE_ID 0x2ba01477
  88 #define STM32F4_CORE_ID 0x2ba01477
  89 #define STM32F0_CORE_ID 0xbb11477
  90 #define CORE_M3_R1 0x1BA00477
  91 #define CORE_M3_R2 0x4BA00477
  92 #define CORE_M4_R0 0x2BA01477
  93
  94 /*
  95  * Chip IDs are explained in the appropriate programming manual for the
  96  * DBGMCU_IDCODE register (0xE0042000)
  97  */
  98 // stm32 chipids, only lower 12 bits..
  99 #define STM32_CHIPID_F1_MEDIUM 0x410
 100 #define STM32_CHIPID_F2 0x411
 101 #define STM32_CHIPID_F1_LOW 0x412
 102 #define STM32_CHIPID_F3 0x422
 103 #define STM32_CHIPID_F37x 0x432
 104 #define STM32_CHIPID_F4 0x413
 105 #define STM32_CHIPID_F1_HIGH 0x414
 106 #define STM32_CHIPID_L1_MEDIUM 0x416
 107 #define STM32_CHIPID_L1_MEDIUM_PLUS 0x436
 108 #define STM32_CHIPID_L1_HIGH 0x436
 109 #define STM32_CHIPID_F1_CONN 0x418
 110 #define STM32_CHIPID_F1_VL_MEDIUM 0x420
 111 #define STM32_CHIPID_F1_VL_HIGH 0x428
 112 #define STM32_CHIPID_F1_XL 0x430
 113 #define STM32_CHIPID_F0 0x440
 114
 115 // Constant STM32 memory map figures
 116 #define STM32_FLASH_BASE 0x08000000
 117 #define STM32_SRAM_BASE 0x20000000
 118
 119 /* Cortex™-M3 Technical Reference Manual */
 120 /* Debug Halting Control and Status Register */
 121 #define DHCSR 0xe000edf0
 122 #define DCRSR 0xe000edf4
 123 #define DCRDR 0xe000edf8
 124 #define DBGKEY 0xa05f0000
 125
 126 /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 127 #define C_BUF_LEN 32
 128
 129     typedef struct chip_params_ {
 130         uint32_t chip_id;
 131         char* description;
 132         uint32_t flash_size_reg;
 133         uint32_t flash_pagesize;
 134         uint32_t sram_size;
 135         uint32_t bootrom_base, bootrom_size;
 136     } chip_params_t;
 137
 138
 139 // These maps are from a combination of the Programming Manuals, and
 140 // also the Reference manuals.  (flash size reg is normally in ref man)
 141 static const chip_params_t devices[] = {
 142         { // table 2, PM0063
 143             .chip_id = 0x410,
 144             .description = "F1 Medium-density device",
 145             .flash_size_reg = 0x1ffff7e0,
 146                     .flash_pagesize = 0x400,
 147                     .sram_size = 0x5000,
 148                     .bootrom_base = 0x1ffff000,
 149                     .bootrom_size = 0x800
 150         },
 151         {  // table 1, PM0059
 152             .chip_id = 0x411,
 153                     .description = "F2 device",
 154                     .flash_size_reg = 0, /* no flash size reg found in the docs! */
 155                     .flash_pagesize = 0x20000,
 156                     .sram_size = 0x20000,
 157                     .bootrom_base = 0x1fff0000,
 158                     .bootrom_size = 0x7800
 159         },
 160         { // PM0063
 161             .chip_id = 0x412,
 162                     .description = "F1 Low-density device",
 163                     .flash_size_reg = 0x1ffff7e0,
 164                     .flash_pagesize = 0x400,
 165                     .sram_size = 0x2800,
 166                     .bootrom_base = 0x1ffff000,
 167                     .bootrom_size = 0x800
 168         },
 169         {
 170             .chip_id = 0x413,
 171                     .description = "F4 device",
 172                     .flash_size_reg = 0x1FFF7A10,  //RM0090 error same as unique ID
 173                     .flash_pagesize = 0x4000,
 174                     .sram_size = 0x30000,
 175                     .bootrom_base = 0x1fff0000,
 176                     .bootrom_size = 0x7800
 177         },
 178         {
 179             .chip_id = 0x414,
 180                     .description = "F1 High-density device",
 181                     .flash_size_reg = 0x1ffff7e0,
 182                     .flash_pagesize = 0x800,
 183                     .sram_size = 0x10000,
 184                     .bootrom_base = 0x1ffff000,
 185                     .bootrom_size = 0x800
 186         },
 187         {
 188           // This ignores the EEPROM! (and uses the page erase size,
 189           // not the sector write protection...)
 190             .chip_id = 0x416,
 191                     .description = "L1 Med-density device",
 192                     .flash_size_reg = 0x1ff8004c,
 193                     .flash_pagesize = 0x100,
 194                     .sram_size = 0x4000,
 195                     .bootrom_base = 0x1ff00000,
 196                     .bootrom_size = 0x1000
 197         },
 198         {
 199             .chip_id = STM32_CHIPID_L1_MEDIUM_PLUS,
 200                     .description = "L1 Medium-Plus-density device",
 201                     .flash_size_reg = 0x1ff800CC,
 202                     .flash_pagesize = 0x100,
 203                     .sram_size = 0x8000,
 204                     .bootrom_base = 0x1ff00000,
 205                     .bootrom_size = 0x1000
 206         },
 207         {
 208             .chip_id = 0x418,
 209                     .description = "F1 Connectivity line device",
 210                     .flash_size_reg = 0x1ffff7e0,
 211                     .flash_pagesize = 0x800,
 212                     .sram_size = 0x10000,
 213                     .bootrom_base = 0x1fffb000,
 214                     .bootrom_size = 0x4800
 215         },
 216         {
 217             .chip_id = 0x420,
 218                     .description = "F1 Medium-density Value Line device",
 219                     .flash_size_reg = 0x1ffff7e0,
 220                     .flash_pagesize = 0x400,
 221                     .sram_size = 0x2000,
 222                     .bootrom_base = 0x1ffff000,
 223                     .bootrom_size = 0x800
 224         },
 225         {
 226             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 227             // Support based on DM00043574.pdf (RM0316) document.
 228             .chip_id = 0x422,
 229                     .description = "F3 device",
 230                     .flash_size_reg = 0x1ffff7cc,
 231                     .flash_pagesize = 0x800,
 232                     .sram_size = 0xa000,
 233                     .bootrom_base = 0x1ffff000,
 234                     .bootrom_size = 0x800
 235         },
 236         {
 237             // This is STK32F373VCT6 device from STM32 F373 eval board
 238             // Support based on 303 above (37x and 30x have same memory map)
 239             .chip_id = 0x432,
 240                     .description = "F3 device",
 241                     .flash_size_reg = 0x1ffff7cc,
 242                     .flash_pagesize = 0x800,
 243                     .sram_size = 0xa000,
 244                     .bootrom_base = 0x1ffff000,
 245                     .bootrom_size = 0x800
 246         },
 247         {
 248             .chip_id = 0x428,
 249                     .description = "F1 High-density value line device",
 250                     .flash_size_reg = 0x1ffff7e0,
 251                     .flash_pagesize = 0x800,
 252                     .sram_size = 0x8000,
 253                     .bootrom_base = 0x1ffff000,
 254                     .bootrom_size = 0x800
 255         },
 256         {
 257             .chip_id = 0x430,
 258                     .description = "F1 XL-density device",
 259                     .flash_size_reg = 0x1ffff7e0,
 260                     .flash_pagesize = 0x800,
 261                     .sram_size = 0x18000,
 262                     .bootrom_base = 0x1fffe000,
 263                     .bootrom_size = 0x1800
 264         },
 265         {
 266             //Use this as an example for mapping future chips:
 267             //RM0091 document was used to find these paramaters
 268             .chip_id = 0x440,
 269                     .description = "F0 device",
 270                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 271                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 272                     .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 273                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 274                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 275         }
 276  };
 277
 278
 279     typedef struct {
 280         uint32_t r[16];
 281         uint32_t s[32];
 282         uint32_t xpsr;
 283         uint32_t main_sp;
 284         uint32_t process_sp;
 285         uint32_t rw;
 286         uint32_t rw2;
 287         uint8_t control;
 288         uint8_t faultmask;
 289         uint8_t basepri;
 290         uint8_t primask;
 291         uint32_t fpscr;
 292     } reg;
 293
 294     typedef uint32_t stm32_addr_t;
 295
 296     typedef struct _cortex_m3_cpuid_ {
 297         uint16_t implementer_id;
 298         uint16_t variant;
 299         uint16_t part;
 300         uint8_t revision;
 301     } cortex_m3_cpuid_t;
 302
 303     typedef struct stlink_version_ {
 304         uint32_t stlink_v;
 305         uint32_t jtag_v;
 306         uint32_t swim_v;
 307         uint32_t st_vid;
 308         uint32_t stlink_pid;
 309     } stlink_version_t;
 310
 311     typedef struct flash_loader {
 312         stm32_addr_t loader_addr; /* loader sram adddr */
 313         stm32_addr_t buf_addr; /* buffer sram address */
 314     } flash_loader_t;
 315
 316     enum transport_type {
 317         TRANSPORT_TYPE_ZERO = 0,
 318         TRANSPORT_TYPE_LIBSG,
 319         TRANSPORT_TYPE_LIBUSB,
 320         TRANSPORT_TYPE_INVALID
 321     };
 322
 323     typedef struct _stlink stlink_t;
 324
 325     typedef struct _stlink_backend {
 326         void (*close) (stlink_t * sl);
 327         void (*exit_debug_mode) (stlink_t * sl);
 328         void (*enter_swd_mode) (stlink_t * sl);
 329         void (*enter_jtag_mode) (stlink_t * stl);
 330         void (*exit_dfu_mode) (stlink_t * stl);
 331         void (*core_id) (stlink_t * stl);
 332         void (*reset) (stlink_t * stl);
 333         void (*jtag_reset) (stlink_t * stl, int value);
 334         void (*run) (stlink_t * stl);
 335         void (*status) (stlink_t * stl);
 336         void (*version) (stlink_t *sl);
 337         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 338         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 339         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 340         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 341         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 342         void (*read_all_regs) (stlink_t *sl, reg * regp);
 343         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 344         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 345         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 346         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 347         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 348         void (*step) (stlink_t * stl);
 349         int (*current_mode) (stlink_t * stl);
 350         void (*force_debug) (stlink_t *sl);
 351     } stlink_backend_t;
 352
 353     struct _stlink {
 354         struct _stlink_backend *backend;
 355         void *backend_data;
 356
 357         // Room for the command header
 358         unsigned char c_buf[C_BUF_LEN];
 359         // Data transferred from or to device
 360         unsigned char q_buf[Q_BUF_LEN];
 361         int q_len;
 362
 363         // transport layer verboseness: 0 for no debug info, 10 for lots
 364         int verbose;
 365         uint32_t core_id;
 366         uint32_t chip_id;
 367         int core_stat;
 368
 369 #define STM32_FLASH_PGSZ 1024
 370 #define STM32L_FLASH_PGSZ 256
 371
 372 #define STM32F4_FLASH_PGSZ 16384
 373 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 374
 375         stm32_addr_t flash_base;
 376         size_t flash_size;
 377         size_t flash_pgsz;
 378
 379         /* sram settings */
 380 #define STM32_SRAM_SIZE (8 * 1024)
 381 #define STM32L_SRAM_SIZE (16 * 1024)
 382         stm32_addr_t sram_base;
 383         size_t sram_size;
 384
 385         // bootloader
 386         stm32_addr_t sys_base;
 387         size_t sys_size;
 388
 389         struct stlink_version_ version;
 390     };
 391
 392     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 393
 394     // delegated functions...
 395     void stlink_enter_swd_mode(stlink_t *sl);
 396     void stlink_enter_jtag_mode(stlink_t *sl);
 397     void stlink_exit_debug_mode(stlink_t *sl);
 398     void stlink_exit_dfu_mode(stlink_t *sl);
 399     void stlink_close(stlink_t *sl);
 400     uint32_t stlink_core_id(stlink_t *sl);
 401     void stlink_reset(stlink_t *sl);
 402     void stlink_jtag_reset(stlink_t *sl, int value);
 403     void stlink_run(stlink_t *sl);
 404     void stlink_status(stlink_t *sl);
 405     void stlink_version(stlink_t *sl);
 406     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 407     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 408     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 409     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 410     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 411     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 412     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 413     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 414     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 415     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 416     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 417     void stlink_step(stlink_t *sl);
 418     int stlink_current_mode(stlink_t *sl);
 419     void stlink_force_debug(stlink_t *sl);
 420
 421
 422     // unprocessed
 423     int stlink_erase_flash_mass(stlink_t* sl);
 424     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 425     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 426     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 427     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 428
 429     // PUBLIC
 430     uint32_t stlink_chip_id(stlink_t *sl);
 431     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 432
 433     // privates, publics, the rest....
 434     // TODO sort what is private, and what is not
 435     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 436     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 437     uint16_t read_uint16(const unsigned char *c, const int pt);
 438     void stlink_core_stat(stlink_t *sl);
 439     void stlink_print_data(stlink_t *sl);
 440     unsigned int is_bigendian(void);
 441     uint32_t read_uint32(const unsigned char *c, const int pt);
 442     void write_uint32(unsigned char* buf, uint32_t ui);
 443     void write_uint16(unsigned char* buf, uint16_t ui);
 444     unsigned int is_core_halted(stlink_t *sl);
 445     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 446     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 447     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 448     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 449     int stlink_load_device_params(stlink_t *sl);
 450
 451
 452
 453 #include "stlink-sg.h"
 454 #include "stlink-usb.h"
 455
 456
 457
 458 #ifdef  __cplusplus
 459 }
 460 #endif
 461
 462 #endif  /* STLINK_COMMON_H */
 463